CN115695700A - 一种基于fpga实现多路pal制式图片显示的装置及方法 - Google Patents
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Abstract
本发明公开了一种基于FPGA实现多路PAL制式图片显示装置，其包括多路并列的图片显示通道，每路图片显示通道包括依次连接的图片选择模块、解压缩模块、FIFO缓存模块、BT.656协议生成模块和编码器输出接口模块，每个图片选择模块连接n个ROM存储模块；每路图片显示通道根据应用需要，由ROM存储模块存储n个图片数据，图片选择模块读取存储器中的图片数据，解压缩模块进行反向解压缩处理，解压缩的数据缓存到FIFO缓存模块，BT.656协议生成模块读取FIFO缓存模块中的数据生成BT.656完整数据帧，经由编码器输出接口模块并行输出数据。本发明不需要CPU干预，可以大大降低处理器的占用率，解决CPU无法并行处理多图片显示的问题。
Description
技术领域
本发明属于航空测试技术领域，涉及一种基于FPGA实现多路PAL制式图片显示的装置及方法，应用于航空应用于飞机模拟显示系统。
背景技术
ITU-R BT.601和ITU-R BT.656国际电信联盟(InternationalTelecommunication Union)无线通信部门(ITU-R)制定的标准。严格来说，ITU-RBT.656应该是隶属ITU-RBT.601的一个子协议。ITU-RBT.601是演播室数字电视编码参数标准，而ITU-RBT.656则是ITU-RBT.601附件A中的数字接口标准，用于主要数字视频设备(包括芯片)之间采用27Mhzs并口或243Mbs串行接口的数字传输接口标准。
在仅输出一路情况下，可以考虑采用DSP或其他类型处理器进行输出，但在显示多路图片的情况下，会大幅占用处理器资源，甚至在特定情况下无法满足协议的时序要求，导致图片显示出现异常，基于上述考虑本专利采用逻辑门阵实现多路图片显示。
中国发明专利201310682689.6涉及多视频格式向BT.656协议NTSC制式视频的自动转换方法，包括以下步骤：1、创建自动转换系统；2、将输入的视频信号分别送入到协议检测模块中；3、高电平使能信号CEn驱动与协议N检测单元对应的协议N采集单元采集输入视频信号的有效像素；4、高电平使能信号CEn作为多路选择开关控制器的控制信号量；5、缩放处理模块缩放为640*480的分辨率大小，同时将其写入输出存储单元；6、发送控制模块按照BT.656协议产生NTSC视频消隐区的控制像素流，实现输入视频到NTSC制式视频的转换。该专利解决了任意协议类型的视频向PAL制式转换的集成性问题，可将任何协议类型及分辨率的视频自动转换为符合BT.656协议NTSC制式视频，且视频格式转换耗时小。该专利实现多视频格式向BT.656协议NTSC制式视频的自动转换方法，与本文发明实现协议内容和实现方式都不相同。
中国发明专利201610468028.7涉及一种实现BT656视频信号转换为DC视频信号的FPGA芯片，包括接口数据缓存模块、倍频模块、协议解析模块、时序生成模块。该专利提高了视频处理芯片对于视频输入设备的兼容性，提升了行场信号生成的灵活性，保障了行场信号与有效数据对应的准确性。通过该专利的转换方法，可以将视频数据转换后使用视频处理芯片的DC接口作为数据输入接口，使用方便快捷。该专利采用FPGA实现BT656视频信号转换为DC视频信号，只是实现一种协议转换，与本发明实现协议内容和实现方式都不相同。
发明内容
(一)发明目的
本发明的目的是：提供一种基于FPGA实现多路PAL制式图片显示的装置及方法，实现能够并行处理多图片显示。
(二)技术方案
为了解决上述技术问题，本发明提供一种一种基于FPGA实现多路PAL制式图片显示的装置，其包括多路并列的图片显示通道，每路图片显示通道包括依次连接的图片选择模块、解压缩模块、FIFO缓存模块、BT.656协议生成模块和编码器输出接口模块，每个图片选择模块连接n个ROM存储模块；每路图片显示通道根据应用需要，由ROM存储模块存储n个图片数据，图片选择模块读取存储器中的图片数据，解压缩模块进行反向解压缩处理，解压缩的数据缓存到FIFO缓存模块，BT.656协议生成模块读取FIFO缓存模块中的数据生成BT.656完整数据帧，并经由编码器输出接口模块并行输出数据。
本发明还提供一种基于FPGA实现多路PAL制式图片显示的方法，其包括如下步骤：
S1：提取并处理图片数据
首先提取图片数据，对提取的数据采用RLE压缩算法进行压缩，生成符合FPGAROM格式的文件；
S2：图片选择
每路通路根据应用需要，存储n个图片数据，根据现场应用需要，通过总线配置选择使用的图片，FPGA提供译码选择功能，实现图片选择；
S3：RLE解压缩
由解压缩模块负责与存储图片的ROM读出协调读出数据速率，实现RLE解压缩，将解压缩的数据缓存到FIFO里面；
S4：FIFO数据缓存
FIFO数据缓存时，通过统计FIFO中缓存数据的个数，保证数据动态稳定在FIFO一半数据量，FIFO不会溢出也不会被读空；
S5：生成BT.656完整数据帧
根据BT.656协议要求，生成BT.656完整数据帧，还包括行场同步数据、消隐数据、定时基准码、输出图像数据；
S6:编码输出
由FPGA输出接口模块负责数据编码，将接收的0/1二进制数据按照8bit编码，并行输出数据。
(三)有益效果
上述技术方案所提供的基于FPGA实现多路PAL制式图片显示的装置及方法，与现有技术相比，采用逻辑门阵列实现多个并行BT.656协议及接口时序，并通过压缩、解压缩算法实现多个图片数据的存储、回放，有效利用FPGA宝贵的ROM资源，支持CPU选择显示图片，底层协议和数据处理完全依靠FPGA操作，不需要CPU干预，可以大大降低处理器的占用率，解决CPU无法并行处理多图片显示的问题。
附图说明
图1为本发明所述的压缩数据提取方法框图。
图2为本发明所述的图片显示原理框图。
具体实施方式
为使本发明的目的、内容和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
本发明的设计思想为：BT.656接口协议采用逻辑门阵实现，严格保证协议时序；利用MATLAB对视频图片进行压缩处理，压缩算法采用的是RLE压缩算法，但不限于该压缩算法；FPGA内部只读存储器，是利用逻辑内部IP CORE生成，但根据数据容量不同，也可以采用外部ROM；多路图片并行输出是利用逻辑特点，例化多个相同功能的电路模块输出。
参照图1和图2所示，本实施例基于FPGA实现多路PAL制式图片显示的装置包括多路并列的图片显示通道，每路图片显示通道包括依次连接的图片选择模块、解压缩模块、FIFO缓存模块、BT.656协议生成模块和编码器输出接口模块，每个图片选择模块连接n个ROM存储模块；每路图片显示通道根据应用需要，由ROM存储模块存储n个图片数据，图片选择模块读取存储器中的图片数据，解压缩模块进行反向解压缩处理，解压缩的数据缓存到FIFO缓存模块，BT.656协议生成模块读取FIFO缓存模块中的数据生成BT.656完整数据帧，并经由编码器输出接口模块并行输出数据。
基于FPGA实现多路PAL制式图片显示的方法采用FPGA实现BT.656接口协议，并例化多路BT.656接口，经视频编码芯片转化为PAL制式模拟信号，实现多个图片并行显示。实现该方法具体步骤如下：
S1:提取并处理图片数据
基于FPGA实现多路PAL制式图片显示的方法，本方法首先要提取图片数据，对提取的数据采用RLE压缩(Run Length Encoding行程编码)算法进行压缩，生成符合FPGAROM(IP核)格式的文件，具体方法如下：
S11：利用MATLAB提取图片数据
本专利采用的图片格式为.bmp，通过MATLAB读取原始图片数据，读出的数据格式为RGB，然后通过MATLAB将数据转换为YCbCr格式的数据。
S12：对图片数据进行压缩处理
数据提取转换完毕后，采用MATLAB对数据进行压缩。由于显示的图片是0/1数据，采用RLE(Run Length Encoding)压缩算法。由于位图数据本身包含大量的重复数据，因此采用该压缩算法有很高的压缩比，大大节省ROM存储所用空间。RLE算法是一个简单高效的无损数据压缩算法，其基本思路是把数据看成一个线性序列，而这些数据序列组织方式分成两种情况：一种是连续的重复数据块，另一种是连续的不重复数据块。实际实现时，RLE压缩数据格式如下：
S13：生成符合FPGA存储格式的文件
根据步骤S12得到压缩数据后，需要转化为FPGA存储ROM能识别数据格式。FPGA只读存储器数据文件的格式，包括文件头信息，压缩数据，数据填充。由于数据存储包含2^n个数据(n为自然数)，因此不满足部分数据用0xffff代替。利用采用MATLAB编码实现上述数据格式。
多路图片显示原理如附图图2所示。根据实际需要，利用FPGA例化生成多路并行的图片显示模块。下面针对就其中一个通道介绍，其他通道功能与此类似。
S2:图片选择模块
为增加图片显示的灵活性，FPGA设计了图片选择功能。具体设计如下：每路通路根据应用需要，存储n个图片数据。根据现场应用需要，软件可以通过总线配置选择使用的图片，FPGA提供译码选择功能，从而实现图片选择功能。
S3:RLE解压缩
RLE解压缩模块实现如下功能：解压缩模块负责与ROM读出模块协调读出数据速率，实现RLE解压缩，将解压缩的数据缓存到FIFO里面。由于BT.656接口协议模块输出数据的速率与解压缩模块不匹配，因此采用上述FIFO对数据缓存，并采用一定的算法实现FIFO内部数据的动态平衡，避免数据溢出或被读空，从而保证数据的完整性。
S4:FIFO数据缓存
由于BT.656协议数据帧，要构造帧头，帧数据，消隐信号，行场同步信号，实现隔行扫描功能，对时序要求非常苛刻。而存储的压缩数据解码缩也需要若干时钟周期，为解决时钟不同步问题，本发明采用了FIFO对数据缓存，通过统计FIFO中缓存数据的个数，保证数据动态稳定在FIFO一半数据量，保证FIFO既不会溢出也不会被读空。
S5:BT.656接口协议
BT.656接口协议模块主要实现以下功能：根据BT.656协议要求，生成BT.656完整数据帧，行场同步数据、消隐数据、定时基准码、输出图像数据等。BT.656并行接口除了传输4:2:2的YCbCr视频数据流外，还有行、列同步所用的控制信号。一帧图像数据由一个625行、每行1728字节的数据块组成。其中，23～311行是偶数场视频数据，336～624行是奇数场视频数据，其余为垂直控制信号。
S6:编码输出
FPGA输出接口模块负责数据编码，将接收的0/1二进制数据按照8bit编码，并行输出数据。输出的8bit复用数据格式如下所示。
PAL制式图片编码采用SAA7121将数字编码转化为模拟信号。该芯片支持PAL和NTSC视频制式，其像素频率为13.5MHz，MP0～MP7的视频数据引脚输入数据为ITU-RBT.656格式的数字视频信号，经过SAA7121芯片内的数据管理模块分离出Y、Cb、Cr信号，然后再送到片内相应的数模转换模块将数字视频信号转换为复合视频信号，最后由CVBS输出。
采用本发明所述方法，与现有技术相比，本发明采用逻辑门阵列实现多个并行BT.656协议及接口时序，并通过压缩、解压缩算法实现多个图片数据的存储、回放，有效利用FPGA宝贵的ROM资源，支持CPU选择显示图片，底层协议和数据处理完全依靠FPGA操作，不需要CPU干预，可以大大降低处理器的占用率，解决CPU无法并行处理多图片显示的问题。
由上述技术方案可以看出，本发明具有以下显著特点：采用FPGA实现BT.656接口协议，并例化多路BT.656接口，经视频编码芯片转化为PAL制式模拟信号，实现多个图片并行显示；所述FPGA实现BT.656接口协议，该协议实现定时基准、视频数据输出、辅助信号等功能；所述例化多路接口并行输出，是采用FPGA实现多路BT.656接口协议，各个通道以并行的方式工作；所述视频编码芯片实现将FPGA输出数字信号转化为PAL制式的模拟信号，输出给显示终端；所述图片数据采用MATLAB对图片进行提取、加工、压缩处理，生成符合FPGA读取格式的文件；所述图片数据存储到FPGA内部例化的IP ROM；所述BT.656协议的数据利用FPGA读取模块读取存储器中的图片数据，进行反向解压缩处理，最终根据BT.656协议插入到数据帧特定位置，实现标准协议接口时序；所述多个图片可通过编程进行选择。该方法可以利用门阵实现繁琐的BT.656接口时序，实现多路图片并行输出，可以大大降低处理器的占用率，同时对图片数据进行压缩、解压缩处理，有效利用FPGA宝贵的ROM资源。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
Claims (10)
1.一种基于FPGA实现多路PAL制式图片显示的装置，其特征在于，包括多路并列的图片显示通道，每路图片显示通道包括依次连接的图片选择模块、解压缩模块、FIFO缓存模块、BT.656协议生成模块和编码器输出接口模块，每个图片选择模块连接n个ROM存储模块；每路图片显示通道根据应用需要，由ROM存储模块存储n个图片数据，图片选择模块读取存储器中的图片数据，解压缩模块进行反向解压缩处理，解压缩的数据缓存到FIFO缓存模块，BT.656协议生成模块读取FIFO缓存模块中的数据生成BT.656完整数据帧，并经由编码器输出接口模块并行输出数据。
2.如权利要求1所述的基于FPGA实现多路PAL制式图片显示的装置，其特征在于，所述ROM存储模块中存储的图片为由MATLAB读取的原始图片数据并由RLE压缩算法进行压缩，所生成的符合FPGAROM格式的文件。
3.如权利要求2所述的基于FPGA实现多路PAL制式图片显示的装置，其特征在于，所述RLE压缩算法压缩数据的格式为：
4.如权利要求3所述的基于FPGA实现多路PAL制式图片显示的装置，其特征在于，所述解压缩模块为RLE解压缩。
5.如权利要求4所述的基于FPGA实现多路PAL制式图片显示的装置，其特征在于，所述BT.656协议生成模块生成的BT.656完整数据帧还包括行场同步数据、消隐数据、定时基准码、输出图像数据。
6.如权利要求5所述的基于FPGA实现多路PAL制式图片显示的装置，其特征在于，所述编码器输出接口模块将接收的0/1二进制数据按照8bit编码，转化为PAL制式模拟信号，并行输出数据。
7.一种基于FPGA实现多路PAL制式图片显示的方法，其特征在于，包括如下步骤：
S1：提取并处理图片数据
首先提取图片数据，对提取的数据采用RLE压缩算法进行压缩，生成符合FPGAROM格式的文件；
S2：图片选择
每路通路根据应用需要，存储n个图片数据，根据现场应用需要，通过总线配置选择使用的图片，FPGA提供译码选择功能，实现图片选择；
S3：RLE解压缩
由解压缩模块负责与存储图片的ROM读出协调读出数据速率，实现RLE解压缩，将解压缩的数据缓存到FIFO里面；
S4：FIFO数据缓存
FIFO数据缓存时，通过统计FIFO中缓存数据的个数，保证数据动态稳定在FIFO一半数据量，FIFO不会溢出也不会被读空；
S5：生成BT.656完整数据帧
根据BT.656协议要求，生成BT.656完整数据帧，还包括行场同步数据、消隐数据、定时基准码、输出图像数据；
S6:编码输出
由FPGA输出接口模块负责数据编码，将接收的0/1二进制数据按照8bit编码，并行输出数据。
8.如权利要求7所述的基于FPGA实现多路PAL制式图片显示的方法，其特征在于，步骤S1包括如下子步骤：
S11：利用MATLAB提取图片数据
通过MATLAB读取原始图片数据，读出的数据格式为RGB，然后通过MATLAB将数据转换为YCbCr格式的数据；
S12：对图片数据进行压缩处理
数据提取转换完毕后，采用MATLAB对数据进行压缩，采用RLE压缩算法；
S13：生成符合FPGA存储格式的文件
根据步骤S12得到压缩数据后，转化为FPGA只读存储器能识别的数据格式，FPGA只读存储器数据文件的格式包括文件头信息、压缩数据、数据填充。
9.如权利要求8所述的基于FPGA实现多路PAL制式图片显示的方法，其特征在于，步骤S5中，生成的BT.656完整数据帧中，一帧图像数据由一个625行、每行1728字节的数据块组成，其中，23～311行是偶数场视频数据，336～624行是奇数场视频数据，其余为垂直控制信号。
10.如权利要求9所述的基于FPGA实现多路PAL制式图片显示的方法，其特征在于，步骤S6中，PAL制式图片编码采用SAA7121将数字编码转化为模拟信号；SAA7121芯片支持PAL和NTSC视频制式，其像素频率为13.5MHz，MP0～MP7的视频数据引脚输入数据为ITU-RBT.656格式的数字视频信号，经过SAA7121芯片内的数据管理模块分离出Y、Cb、Cr信号，然后再送到片内相应的数模转换模块将数字视频信号转换为复合视频信号，最后由CVBS输出。
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