CN115662991A - 半导体器件 - Google Patents

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Abstract

可以提供一种半导体器件，该半导体器件包括：在基板上的导电线；在导电线上的第一栅电极；在第一栅电极上通过栅极隔离绝缘层分隔开的第二栅电极；在第一栅电极的侧表面上的第一沟道层，并且第一栅极绝缘层在它们之间；在第一栅电极的另一侧表面上的第一源极/漏极区；第二沟道层，在第二栅电极的在与第一沟道层相反的一侧的另一侧表面上并且第二栅极绝缘层在它们之间；在第二沟道层上的第二源极/漏极区；以及第三源极/漏极区，在第一沟道层上以及在第二栅电极的与第一沟道层在同一侧的侧表面上。

Description

半导体器件
技术领域
本发明构思涉及半导体器件，更具体地，涉及具有垂直沟道晶体管(VCT)的半导体器件。
背景技术
半导体器件(或集成电路器件)可以包括多个晶体管。随着半导体产业的发展，包括晶体管的半导体器件正变得高度集成，即小型化。高度集成的半导体器件需要垂直提供在半导体基板上的垂直沟道晶体管(VCT)，而不是平面地提供在半导体基板上的平面沟道晶体管。可能难以形成具有高可靠性的垂直沟道晶体管(VCT)。
发明内容
本发明构思提供包括高可靠性垂直沟道晶体管(VCT)的半导体器件。
根据本发明构思的一示例实施方式，一种半导体器件可以包括：在基板上的导电线；在导电线上的第一栅电极；在第一栅电极上的第二栅电极，第二栅电极通过栅极隔离绝缘层与第一栅电极分隔开；在第一栅电极的第一侧表面上的第一沟道层，并且第一栅极绝缘层插置在它们之间；在第一栅电极的第二侧表面上的第一源极/漏极区；在第二栅电极的第三侧表面上的第二沟道层，并且第二栅极绝缘层插置在它们之间，第三侧表面与第一侧表面相反；在第二沟道层上的第二源极/漏极区；以及在第一沟道层上和在第二栅电极的第四侧表面上的第三源极/漏极区，第四侧表面与第一沟道层在同一侧。
根据本发明构思的另一方面，一种半导体器件可以包括：在基板上的导电线；在导电线上在器件隔离沟槽中的第一栅电极；在器件隔离沟槽中在第一栅电极上的第二栅电极，第二栅电极通过栅极隔离绝缘层与第一栅电极分隔开；在器件隔离沟槽的底表面和第一隔离侧表面上的第一沟道层，第一沟道层在第一栅电极的第一栅极侧表面上并且第一栅极绝缘层插置在它们之间；在器件隔离沟槽的第二隔离侧表面上的第一源极/漏极区，第一源极/漏极区在第一栅电极的第二栅极侧表面上；在器件隔离沟槽的第二隔离侧表面上的第二沟道层，第二沟道层在第二栅电极的第三栅极侧表面上并且第二栅极绝缘层插置在它们之间，第三栅极侧表面是第一栅极侧表面的相反侧；在器件隔离沟槽的第二隔离侧表面上和在第二沟道层上的第二源极/漏极区；以及在器件隔离沟槽的第一隔离侧表面上的第三源极/漏极区，第三源极/漏极区在第二栅电极的第四栅极侧表面上，第四栅极侧表面与第一沟道层在同一侧，并且第三源极/漏极区在第一沟道层上。
根据本发明构思的另一方面，一种半导体器件可以包括：在基板上在第一方向上延伸的第一导电线；在第一导电线上并在垂直于第一方向的第二方向上延伸的第二导电线，第二导电线包括第一子栅线和第二子栅线，第一子栅线包括第一栅电极，第二子栅线包括第二栅电极，第二栅电极通过栅极隔离绝缘层与第一栅电极分隔开；在第二导电线的第一侧的第一垂直沟道晶体管；以及在第二导电线的第二侧的第二垂直沟道晶体管。第一垂直沟道晶体管可以包括：第一沟道层，在第一栅电极的第一栅极侧表面上并且第一栅极绝缘层插置在它们之间；第三源极/漏极区，在第一沟道层上和在第二栅电极的第一栅极侧表面上，第二栅电极的第一栅极侧表面与第一沟道层在同一侧。第二垂直沟道晶体管可以包括：第二沟道层，在第二栅电极的第二栅极侧表面上并且第二栅极绝缘层插置在它们之间，第二栅电极的第二栅极侧表面与第一沟道层相反；在第一栅电极的第二栅极侧表面上的第一源极/漏极区；以及在第二沟道层上的第二源极/漏极区。
第一垂直沟道晶体管包括：第一沟道层，在第一栅电极的一个侧表面上并且第一栅极绝缘层在它们之间；以及第三源极/漏极区，在第一沟道层上和在第二栅电极的一个侧表面的上部上(或在第二栅电极的侧表面上)，该一个侧表面与第一沟道层在同一侧。第二垂直沟道晶体管包括：第二沟道层，形成在第二栅电极的另一侧表面上并且第二栅极绝缘层在它们之间，第二栅电极的该另一侧表面与第一沟道层相反；在第一栅电极的另一侧表面的上部上的第一源极/漏极区；以及在第二沟道层上的第二源极/漏极区。
附图说明
从以下结合附图的详细描述，本发明构思的示例实施方式将被更清楚地理解，附图中：
图1是根据本发明构思的一示例实施方式的半导体器件的布局图；
图2是沿着图1的线X1-X1'截取的截面图；
图3是沿着图1的线Y1-Y1'截取的截面图；
图4是根据本发明构思的一示例实施方式的半导体器件的示意电路图；
图5是用于描述根据本发明构思的一示例实施方式的半导体器件的字线的电阻-电容(RC)延迟的图；
图6A和图6B是用于描述根据本发明构思的一示例实施方式的半导体器件的操作的截面图；
图7是根据本发明构思的一示例实施方式的半导体器件的截面图；
图8是图7的半导体器件的示意电路图；
图9是根据本发明构思的一示例实施方式的半导体器件的截面图；
图10是根据本发明构思的一示例实施方式的半导体器件的截面图；
图11A至图25A是用于描述根据本发明构思的一示例实施方式的制造半导体器件的方法的布局图；
图11B至图25B是用于描述根据本发明构思的一示例实施方式的制造半导体器件的方法的截面图；以及
图26是根据本发明构思的一示例实施方式的包括半导体器件的电子系统的框图。
具体实施方式
在下文，将参照附图详细描述本发明构思的一些示例实施方式。本发明构思的以下示例实施方式可以用其中的任何一个来实现，并且以下示例实施方式可以结合其中的一个或更多个来实现。因此，本发明构思的技术精神不应被解释为限于一个示例实施方式。
尽管在示例实施方式的描述中使用了术语“相同”、“相等”或“同一”，但是应当理解，可以存在一些不精确之处。因此，当一要素被称为与另一要素相同时，应当理解，在期望的制造或操作公差范围(例如±10％)内，一要素或值与另一要素相同。
当术语“约”或“基本上”在本说明书中与数值一起使用时，其旨在相关的数值包括在所述数值附近的制造或操作公差(例如±10％)。此外，当词语“约”和“基本上”与几何形状结合使用时，其旨在不要求几何形状的精确性，而是对该形状的宽容度在本公开的范围内。此外，不管数值或形状是否被修饰为“约”或“基本上”，将理解，这些值和形状应当被解释为包括在所述数值或形状附近的制造或操作公差(例如±10％)。
这里，单数形式的部件可以包括复数形式，除非上下文另外地明确指示。在本说明书中，为了更清楚地描述本发明构思，附图可以被夸大。
图1是根据本发明构思的一示例实施方式的半导体器件的布局图，图2是沿着图1的线X1-X1'截取的截面图，图3是沿着图1的线Y1-Y1'截取的截面图。
例如，半导体器件100可以包括基板101、多条第一导电线104、第一沟道层135、第二沟道层126、第一栅电极146、第二栅电极150、第一源极/漏极区124、第二源极/漏极区128、第三源极/漏极区134、多条第二导电线153和电容器结构198。
半导体器件100可以被称为集成电路器件。半导体器件100可以是包括垂直沟道晶体管(VCT)的存储器件。半导体器件100可以是动态随机存取存储器(DRAM)器件。VCT可以指第一沟道层135和第二沟道层126的沟道长度在垂直方向(例如，Z方向)上从基板101延伸的结构。
下绝缘层102可以设置在基板101上。基板101可以是半导体基板(例如，硅基板)。在下绝缘层102上，多条第一导电线104可以在第二方向(Y方向)上彼此间隔开，并在垂直于第二方向(Y方向)的第一方向(X方向)上延伸。
多条第一导电线104可以用作半导体器件100的位线。在一些示例实施方式中，多条第一导电线104可以包括掺杂的多晶硅、金属、导电的金属氮化物、导电的金属硅化物、导电的金属氧化物、或其组合。
例如，多条第一导电线104可以包括掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但不限于此。多条第一导电线104可以包括上述材料的单层或多层。在一些示例实施方式中，多条第一导电线104可以包括二维半导体材料，该二维半导体材料可以包括例如石墨烯、碳纳米管或其组合。
半导体器件100可以包括布置为在第一导电线104上在垂直于第一方向(X方向)的第二方向上延伸的多条第二导电线153。第二导电线153可以用作半导体器件100的字线。第二导电线153可以使用在第一导电线104中使用的材料。
在一些示例实施方式中，第二导电线153可以包括掺杂的多晶硅、金属、导电的金属氮化物、导电的金属硅化物、导电的金属氧化物、或其组合。在一些示例实施方式中，第二导电线153可以包括掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但不限于此。
第一垂直沟道晶体管VCT1可以设置在第二导电线153的一侧，第二垂直沟道晶体管VCT2可以设置在第二导电线153的另一侧。下面将更详细地描述第一垂直沟道晶体管VCT1和第二垂直沟道晶体管VCT2的配置。
第一垂直沟道晶体管VCT1和第二垂直沟道晶体管VCT2可以形成在第一导电线104上的器件隔离绝缘层106的器件隔离沟槽108中，如图2所示。器件隔离沟槽108可以被称为器件隔离孔。器件隔离绝缘层106可以包括硅氧化物层或硅氮化物层。器件隔离绝缘层106也可以被称为晶体管隔离绝缘层。
第二导电线153可以包括第一栅电极146和第二栅电极150，第一栅电极146和第二栅电极150通过在第一栅电极146上的栅极隔离绝缘层148分隔开。第一栅电极146的一个侧表面和第二栅电极150的一个侧表面可以在位于垂直于基板101的表面的方向上(即在第三方向(例如，Z方向)上)的相同垂直平面中。第一栅电极146的另一侧表面和第二栅电极150的另一侧表面可以在位于垂直于基板101的表面的方向上(即，在Z方向上)的相同垂直平面中。
在半导体器件100中，第一栅电极146和第二栅电极150可以用作字线。当第二栅电极150堆叠在第一栅电极146上并且第一栅电极146和第二栅电极150的高度(或厚度)以及在第一栅电极146和第二栅电极150之间沿第三方向重叠的区域的面积被适当地调整时，电阻率或电容可以减小。因此，半导体器件100可以减小字线的电阻-电容(RC)延迟。
栅极隔离绝缘层148可以包括硅氧化物层或硅绝缘层。如下所述，第一栅电极146可以构成第一子栅线(或第一字线)，第二栅电极150可以构成第二子栅线(或第二字线)。
第一沟道层135可以形成在第一栅电极146的所述一个侧表面上，并且第一栅极绝缘层144a在它们之间。第一沟道层135可以形成在器件隔离沟槽108的底部108a和一个侧表面108b上。第一沟道层135可以形成在器件隔离沟槽108的底部108a的一部分和器件隔离沟槽108的所述一个侧表面108b的一部分上。
在图3所示的垂直于第一导电线104的Y1-Y1'线截面中，第一沟道层135可以位于第一导电线104上。在下绝缘层102上的绝缘图案105可以被设置为填充多条第一导电线104之间的空间。第一沟道层135可以通过器件隔离绝缘层106分隔开。栅极绝缘层144可以形成在第一沟道层135和器件隔离绝缘层106上。
第一沟道层135可以在第一方向(X方向)上间隔开地设置在多条第一导电线104上。在一些示例实施方式中，第一沟道层135可以包括氧化物半导体层。例如，氧化物半导体层可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其组合。
第一沟道层135可以包括氧化物半导体层的单层或多层。在一些示例中，第一沟道层135可以具有比硅的带隙能量大的带隙能量。第一沟道层135可以具有约1.5eV至约5.6eV的带隙能量。当第一沟道层135具有约2.0eV至约4.0eV的带隙能量时，第一沟道层135可以具有最佳的沟道性能。
第一沟道层135可以是多晶或非晶的，而不限于此。在一些示例实施方式中，第一沟道层135可以包括二维(2D)半导体材料，例如，2D半导体材料可以包括石墨烯、碳纳米管或其组合。
第一源极/漏极区124可以形成在第一栅电极146的所述另一侧表面上。第一源极/漏极区124可以形成在第一栅电极146的所述另一侧表面上，并且第一栅极绝缘层144a插置在它们之间。第一源极/漏极区124可以形成在器件隔离沟槽108的另一侧表面108c上。第一源极/漏极区124可以形成在器件隔离沟槽108的所述另一侧表面108c的一部分上。第一源极/漏极区124可以包括导电层。构成第一源极/漏极区124的导电层可以使用与第一导电线104中使用的材料相同的材料。
第二沟道层126可以形成在第二栅电极150的所述另一侧表面上，并且第二栅极绝缘层144b插置在它们之间，并且第二沟道层126可以在第一方向上与第一沟道层135间隔开。第二沟道层126可以形成在器件隔离沟槽108的所述另一侧表面108c上。第二沟道层126可以使用与上述第一沟道层135中使用的相同的材料形成。第二源极/漏极区128可以形成在第二沟道层126上。
第二源极/漏极区128可以形成在第二栅电极150的所述另一侧表面上，并且第二栅极绝缘层144b插置在它们之间。第二源极/漏极区128可以形成在器件隔离沟槽108的所述另一侧表面108c上。第二源极/漏极区128可以形成在器件隔离沟槽108的所述另一侧表面108c的一部分上。
第三源极/漏极区134可以形成在第一沟道层135以及第二栅电极150的与第一沟道层135在同一侧的所述一个侧表面上。第三源极/漏极区134可以形成在第二栅电极150的所述一个侧表面上，并且第二栅极绝缘层144b插置在它们之间。第三源极/漏极区134可以形成在器件隔离沟槽108的所述一个侧表面108b上。第三源极/漏极区134可以形成在器件隔离沟槽108的所述一个侧表面108b的一部分上。
第一栅极绝缘层144a和第二栅极绝缘层144b可以被称为栅极绝缘层144。第一栅极绝缘层144a和第二栅极绝缘层144b可以形成为一个整体。在一些示例实施方式中，栅极绝缘层144可以包括硅氧化物膜、硅氮氧化物膜、具有比硅氧化物膜的介电常数高的介电常数的高电介质膜、或其组合。高电介质膜可以包括金属氧化物或金属氮氧化物。在一些示例实施方式中，可用作栅极绝缘层144的高电介质膜可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合，而不限于此。
第二源极/漏极区128和第三源极/漏极区134可以包括导电层。构成第二源极/漏极区128和第三源极/漏极区134的导电层可以是与第一导电线104的材料相同的材料。栅极盖层152可以进一步形成在第二栅电极150上。第二源极/漏极区128可以具有与栅极盖层152相同的水平面。换句话说，第二源极/漏极区128的顶表面可以与栅极盖层152的顶表面共面。
在半导体器件100中，第一垂直沟道晶体管VCT1可以包括第一栅电极146、第一栅极绝缘层144a、第一沟道层135和第三源极/漏极区134。第二VCT2可以包括第二栅电极150、第二栅极绝缘层144b、第二沟道层126、第一源极/漏极区124和第二源极/漏极区128。
当根据图2的截面结构观看半导体器件100时，相邻对的第二垂直沟道晶体管VCT2的第二沟道层126和第一垂直沟道晶体管VCT1的第三源极/漏极区134可以在直线方向D1上在彼此面对的同时彼此间隔开。因此，即使当电势(电位)被施加到第二垂直沟道晶体管VCT2的第二栅电极150时，由于包括导电层的第三源极/漏极区134，第一垂直沟道晶体管VCT1也可以不受影响。
在半导体器件100中，相邻对的第二垂直沟道晶体管VCT2的第二沟道层126和第一垂直沟道晶体管VCT1的第一沟道层135可以在对角方向D2上在彼此面对的同时彼此更远地间隔开。因此，当电势(电位)被施加到第二垂直沟道晶体管VCT2的第二栅电极150时，电势也可以不被施加到第一垂直沟道晶体管VCT1的第一沟道层135，因此第一垂直沟道晶体管VCT1可以不受影响。这样，根据本发明构思的半导体器件100可以包括具有高可靠性的第一垂直沟道晶体管VCT1和第二垂直沟道晶体管VCT2。
在半导体器件100中，电容器结构198可以进一步形成在第一垂直沟道晶体管VCT1和第二垂直沟道晶体管VCT2上。电容器结构198的下电极192可以形成在第二源极/漏极区128和第三源极/漏极区134上。电容器结构198可以包括下电极192、电容器电介质层194和上电极196。下电极192可以形成为在第三方向(Z方向)上延伸的圆筒型，而不限于此。在一些示例实施方式中，下电极192可以布置为在第一方向(X方向)和第二方向(Y方向)上彼此间隔开的矩阵形式。
图4是根据本发明构思的一示例实施方式的半导体器件的示意电路图。
例如，半导体器件100可以包括第一导电线104、第二导电线153、第一单元C1和第二单元C2。多条第一导电线104可以在第二方向(Y方向)上彼此间隔开并在垂直于第二方向(Y方向)的第一方向(X方向)上延伸。第一导电线104可以是位线。
在第一导电线104上，多条第二导电线153可以在第一方向(X方向)上彼此间隔开并在第二方向(Y方向)上延伸。第二导电线153可以是字线。第二导电线153可以包括第一子栅线146L(或第一字线)和第二子栅线150L(或第二字线)。
如上所述，图2和图3中的第一栅电极146可以构成第一子栅线146L(或第一字线)，第二栅电极150可以构成第二子栅线150L(或第二字线)。
在图4中，为了方便起见，第一子栅线146L和第二子栅线150L没有重叠地示出。第一单元C1(例如，第一存储单元)可以连接到第一子栅线146L，第二单元C2(例如，第二存储单元)可以连接到第二子栅线150L。第一单元C1可以包括上述的第一垂直沟道晶体管VCT1和电容器结构198。第二单元C2可以包括上述的第二垂直沟道晶体管VCT2和电容器结构198。这样，在根据本发明构思的半导体器件100中，第一单元C1和第二单元C2可以分别单独地连接到第一子栅线146L和第二子栅线150L。
图5是用于描述根据本发明构思的一示例实施方式的半导体器件的字线的RC延迟的图。
例如，在半导体器件100中，如上所述，第一栅电极146和第二栅电极150可以用作字线。在第一栅电极146上，第二栅电极150可以在第三方向(Z方向)上堆叠。
当适当地调整第一栅电极146的第一长度L1和第一高度H1(或第一厚度)以及第二栅电极150的第二长度L2和第二高度H2(或第二厚度)时，可以降低第一栅电极146和第二栅电极150的电阻率。在一些示例实施方式中，当第一高度H1(或第一厚度)大于第一长度L1并且第二高度H2(或第二厚度)大于第二长度L2时，其电阻率可以减小。
当第一栅电极146和第二栅电极150之间在第三方向上彼此重叠的区域的面积SA减小时，电容可以减小。也就是，当第一栅电极146的面对第二栅电极150的面积减小时，电容可以减小。
这样，在根据本发明构思的半导体器件100中，通过适当地调整第一栅电极146和第二栅电极150的高度(H1和H2)以及第一栅电极146和第二栅电极150之间面积SA，可以减小字线的RC延迟。
图6A和图6B是用于描述根据本发明构思的一示例实施方式的半导体器件的操作的截面图。
例如，图6A和图6B被提供来描述图1至图3的半导体器件100的操作。在图6A和图6B中，与图1至图3中相同的附图标记表示相同的构件。
如图6A所示，当电势(电位)被施加到第一垂直沟道晶体管VCT1的第一栅电极146时，电流可以从第三源极/漏极区134流动到第一导电线104，以导通第一单元Cell 1。当电势(电位)被施加到第一垂直沟道晶体管VCT1的第一栅电极146时，电流可以不在包括第二垂直沟道晶体管VCT2的第二单元Cell 2中流动以关断第二单元Cell 2。
如图6B所示，当电势(电位)被施加到第二垂直沟道晶体管VCT2的第二栅电极150时，电流可以从第二源极/漏极区128经过第一源极/漏极区124流动到第一导电线104，以导通第二单元Cell 2。当电势(电位)被施加到第二垂直沟道晶体管VCT2的第二栅电极150时，电流可以不在包括第一垂直沟道晶体管VCT1的第一单元Cell 1中流动以关断第一单元Cell 1。
这样，在根据本发明构思的一些示例实施方式的半导体器件100中，包括第一垂直沟道晶体管VCT1的第一单元Cell 1和包括第二垂直沟道晶体管VCT2的第二单元Cell 2可以容易地操作，而在它们之间没有相互干扰。
图7是根据本发明构思的一示例实施方式的半导体器件的截面图，图8是图7的半导体器件的示意电路图。
例如，除了屏蔽导电层172进一步形成在栅极隔离绝缘层148中之外，图7的半导体器件100-1可以与图1至图3的半导体器件100相同。
除了进一步形成屏蔽导电线172L之外，图8的半导体器件100-1的电路图可以与图4的相同。在图7和图8中，与图1至图4中相同的附图标记表示相同的构件。
如图7所示，在半导体器件100-1中，屏蔽导电层172可以进一步形成在栅极隔离绝缘层148中。屏蔽导电层172可以由与上述第一导电线104相同的材料形成。当屏蔽导电层172形成在栅极隔离绝缘层148中时，第一栅电极146和第二栅电极150之间的栅极隔离绝缘层148的面积可以减小，从而减小电容。
如图8所示，在半导体器件100-1中，屏蔽导电线172L可以进一步位于构成第二导电线153(例如，字线)的第一子栅线146L(或第一字线)和第二子栅线150L(或第二字线)之间。因此，半导体器件100-1还可以包括在第一子栅线146L和第二子栅线150L之间的屏蔽导电线172L，从而减小第二导电线153(即字线)的RC延迟。
图9是根据本发明构思的一示例实施方式的半导体器件的截面图。
例如，除了空气层174进一步形成在栅极隔离绝缘层148中之外，图9的半导体器件100-2可以与图1至图3的半导体器件100相同。在图9中，与图1至图3中相同的附图标记表示相同的构件。
如图9所示，在半导体器件100-2中，空气层174可以进一步形成在栅极隔离绝缘层148中。当空气层174形成在栅极隔离绝缘层148中时，第一栅电极146和第二栅电极150之间的电容可以减小。
因此，半导体器件100-2可以减小图1和图4的包括第一栅电极146和第二栅电极150的第二导电线(例如字线)153的RC延迟。
图10是根据本发明构思的一示例实施方式的半导体器件的截面图。
例如，除了器件隔离沟槽108中的第一栅电极176和第二栅电极178的布置不同之外，图10的半导体器件100-3可以与图1至图3的半导体器件100相同。在图10中，与图1至图3中相同的附图标记表示相同的构件。
如图10所示，在半导体器件100-3中，第一栅电极176可以在器件隔离沟槽108中形成在栅极绝缘层144上。在第一栅电极176上，可以形成通过第二栅极隔离绝缘层180分隔开的第二栅电极178。
第二栅电极178可以沿着第一导电线104的延伸方向与第一栅电极176隔开地定位(例如，相对于第一栅电极176偏移)。第二栅电极178可以在垂直于基板101的第三方向(Z方向)上不重叠第一栅电极176。
因此，在半导体器件100-3中，通过自由调整第一栅电极176和第二栅电极178在器件隔离沟槽108中的布置，可以增加设计自由度。
图11A至图25A是用于描述根据本发明构思的一示例实施方式的制造半导体器件的方法的布局图，图11B至图25B是用于描述根据本发明构思的一示例实施方式的制造半导体器件的方法的截面图。
例如，图11A至图25A和图11B至图25B被提供来描述制造图1至图3的半导体器件100的方法。图11B至图25B是沿着图11A至图25A的线X1-X1'、Y1-Y1'和Y2-Y2'截取的截面图。在图11A至图25A和图11B至图25B中，与图1至图3中相同的附图标记表示相同的构件。在图11B至图25B中，为了方便起见，没有示出图2和图3的基板101以及图2和图3的下绝缘层102。
参照图11A和图11B，第一导电线104可以形成为在图2和图3的基板101上的图2和图3的下绝缘层102上在第一方向(X方向)上延伸并在第二方向(Y方向)上间隔开。第一导电线104可以通过绝缘图案105分隔开。
在第一导电线104和绝缘图案105上，器件隔离绝缘材料层(未示出)可以被形成、然后被图案化以形成器件隔离沟槽108。器件隔离沟槽108可以形成在器件隔离绝缘层106中。器件隔离沟槽108可以包括底部108a、一个侧表面108b和另一侧表面108c。在器件隔离沟槽108内，可以形成第一沟道材料层110。第一沟道材料层110可以形成在器件隔离沟槽108的底部108a、所述一个侧表面108b和所述另一侧表面108c上。
参照图12A、图12B、图13A和图13B，如图12A和图12B所示，填充器件隔离沟槽108的内部的掩埋绝缘层112可以形成在第一沟道材料层110上。掩埋绝缘层112可以是相对第一沟道材料层110具有蚀刻选择性的绝缘层。掩埋绝缘层112可以包括硅氮化物层。
如图13A和图13B所示，第一掩模图案114可以形成在掩埋在器件隔离沟槽108中的掩埋绝缘层112和第一沟道材料层110上。第一掩模图案114可以形成在第一沟道材料层110的形成在器件隔离沟槽108的所述一个侧表面108b上的部分上，并且可以不形成在第一沟道材料层110的形成在器件隔离沟槽108的所述另一侧表面108c上的另一部分上。
然后，可以使用第一掩模图案114作为蚀刻掩模来蚀刻在器件隔离沟槽108的所述另一侧表面108c上的第一沟道材料层110，因此形成暴露器件隔离沟槽108中的第一导电线104的第一接触孔111。当形成第一接触孔111时，在第一沟道材料层110上，第一沟道材料图案117可以形成在X1-X1'截面上，第二沟道材料图案118可以形成在Y2-Y2'截面上。
参照图14A、图14B、图15A和图15B，如图14A和图14B所示，第一源极/漏极材料层120可以形成在第一接触孔111中。第一源极/漏极材料层120可以形成为填充第一接触孔111。
如图15A和图15B所示，第一接触孔111中的第一源极/漏极材料层120可以被部分蚀刻以形成第一源极/漏极区124。在第一接触孔111中的第一源极/漏极区124上，可以形成第二沟道层126和第二源极/漏极区128。
参照图16A、图16B、图17A和图17B，如图16A和图16B所示，在去除图15A和图15B的第一掩模图案114之后，可以在第二源极/漏极区128上形成第二掩模图案130。第二掩模图案130可以形成在器件隔离沟槽108的所述另一侧表面108c处的第二源极/漏极区128上。
如图17A和图17B所示，可以使用第二掩模图案130作为蚀刻掩模来部分地蚀刻器件隔离沟槽108的所述一个侧表面108b处的第一沟道材料图案117，因此形成第一沟道层135。接下来，第三源极/漏极区134可以形成在器件隔离沟槽108的所述一个侧表面108b处的第一沟道层135上。在Y1-Y1'截面上，可以形成第一沟道层135和第三源极/漏极区134。
参照图18A、图18B、图19A和图19B，如图18A和图18B所示，可以去除第二掩模图案130。如图19A和图19B所示，可以去除形成在器件隔离沟槽108中的掩埋绝缘层112以形成空的空间136。当掩埋绝缘层112被去除时，第一沟道层135、第一源极/漏极区124、第二沟道层126、第二源极/漏极区128和第三源极/漏极区134可以形成在器件隔离沟槽108中。
参照图20A、图20B、图21A和图21B，如图20A和图20B所示，第三掩模图案138可以形成在X1-X1'截面的第二源极/漏极区128、器件隔离绝缘层106和第三源极/漏极区134上。
接下来，可以通过使用第三掩模图案138作为蚀刻掩模来蚀刻在Y1-Y1'截面上的第三源极/漏极区134、第一沟道层135的一部分和器件隔离绝缘层106的一部分。因此，第一沟道层135可以保留在第一导电线104上。
此外，可以通过使用第三掩模图案138作为蚀刻掩模来蚀刻在Y2-Y2'截面上的第二源极/漏极区128、第二沟道层126、第一源极/漏极区124的一部分和器件隔离绝缘层106的一部分。因此，第二沟道材料图案118和第一源极/漏极区124可以保留在第一导电线104上。第二沟道材料图案118可以是第一沟道层135。
如图21A和图21B所示，在去除第三掩模图案138之后，可以在器件隔离沟槽108内部形成栅极绝缘层144。栅极绝缘层144可以在器件隔离沟槽108内形成在第一沟道层135、第一源极/漏极区124、第二沟道层126、第二源极/漏极区128和第三源极/漏极区134上。
参照图22A、图22B、图23A和图23B，第一栅电极146可以在器件隔离沟槽108内形成在栅极绝缘层144上。第一栅电极146可以在Y1-Y1'截面和Y2-Y2'截面上形成在栅极绝缘层144上。
如图23A和图23B所示，栅极隔离绝缘层148可以在器件隔离沟槽108内形成在第一栅电极146上。栅极隔离绝缘层148可以在Y1-Y1'截面和Y2-Y2'截面上形成在第一栅电极146上。
参照图24A、图24B、图25A和图25B，第二栅电极150可以在器件隔离沟槽108内形成在栅极隔离绝缘层148上。第二栅电极150可以在Y1-Y1'截面和Y2-Y2'截面上形成在第一栅电极146上。
如图25A和图25B所示，可以在器件隔离沟槽108内在第二栅电极150上形成栅极盖层152。栅极盖层152可以在Y1-Y1'截面和Y2-Y2'截面上形成在第二栅电极150上。
图26是根据本发明构思的一示例实施方式的包括半导体器件的电子系统的框图。
例如，电子系统1000可以包括控制器1010、输入/输出装置1020、存储器1030(或存储器件)和接口1040。电子系统1000可以是移动系统或发送或接收信息的系统。在一些示例实施方式中，移动系统可以包括个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器或存储卡。
控制电子系统1000中的执行程序的控制器1010可以包括微处理器、数字信号处理器、微控制器或与其类似的器件。输入/输出装置1020可以用于输入或输出电子系统1000的数据。电子系统1000可以连接到外部装置(例如，个人计算机或网络)，并通过使用输入/输出装置1020与外部装置交换数据。输入/输出装置1020可以是例如小键盘、键盘或显示器。
存储器件1030可以存储用于控制器1010的操作的代码和/或数据、或在控制器1010中处理的数据。存储器件1030可以包括根据本发明构思的半导体器件100、100-1、100-2和100-3。接口1040可以是在电子系统1000和外部另一装置之间的数据传输路径。控制器1010、输入/输出装置1020、存储器件1030和接口1040可以通过总线1050相互通信。
根据当前示例实施方式的电子系统1000可以用于例如移动电话、MP3播放器、导航、便携式多媒体播放器(PMP)、固态盘(SSD)或家用电器。
附图所示和以上所述的任何功能块可以实现为：处理电路，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管已经参照本发明构思的一些示例实施方式具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行在形式和细节上的各种改变。
本申请基于2021年7月8日在韩国知识产权局提交的韩国专利申请第10-2021-0089939号并且要求享有其优先权，该韩国专利申请的公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
在基板上的导电线；
在所述导电线上的第一栅电极；
在所述第一栅电极上的第二栅电极，所述第二栅电极通过栅极隔离绝缘层与所述第一栅电极分隔开；
在所述第一栅电极的第一侧表面上的第一沟道层，并且第一栅极绝缘层插置在它们之间；
在所述第一栅电极的第二侧表面上的第一源极/漏极区；
在所述第二栅电极的第三侧表面上的第二沟道层并且第二栅极绝缘层插置在它们之间，所述第三侧表面与所述第一侧表面相反；
在所述第二沟道层上的第二源极/漏极区；以及
第三源极/漏极区，在所述第一沟道层上和在所述第二栅电极的第四侧表面上，所述第四侧表面与所述第一沟道层在同一侧。
2.根据权利要求1所述的半导体器件，其中
所述第一栅电极、所述第一栅极绝缘层、所述第一沟道层和所述第三源极/漏极区构成第一垂直沟道晶体管，以及
所述第二栅电极、所述第二栅极绝缘层、所述第二沟道层、所述第一源极/漏极区和所述第二源极/漏极区构成第二垂直沟道晶体管。
3.根据权利要求1所述的半导体器件，其中
所述第一沟道层和所述第二沟道层包括氧化物半导体层，以及
所述第一源极/漏极区、所述第二源极/漏极区和所述第三源极/漏极区包括导电层。
4.根据权利要求1所述的半导体器件，还包括：
在所述栅极隔离绝缘层内的屏蔽导电层。
5.根据权利要求1所述的半导体器件，其中所述栅极隔离绝缘层包括空气层。
6.根据权利要求1所述的半导体器件，其中所述第二栅电极在所述导电线的延伸方向上与所述第一栅电极间隔开。
7.根据权利要求1所述的半导体器件，其中
所述第一栅电极的所述第一侧表面和所述第二栅电极的所述第四侧表面在位于垂直于所述基板的表面的方向上的第一垂直平面上，以及
所述第一栅电极的所述第二侧表面和所述第二栅电极的所述第三侧表面在位于垂直于所述基板的所述表面的所述方向上的第二垂直平面上。
8.根据权利要求1所述的半导体器件，其中所述第一源极/漏极区在所述第一栅电极的所述第二侧表面上，并且所述第一栅极绝缘层插置在它们之间。
9.根据权利要求1所述的半导体器件，其中所述第三源极/漏极区在所述第二栅电极的所述第四侧表面上，并且所述第二栅极绝缘层插置在它们之间。
10.根据权利要求1所述的半导体器件，还包括：
在所述第二栅电极上的栅极盖层，
其中所述第二源极/漏极区的第一顶表面和所述栅极盖层的第二顶表面共面。
11.根据权利要求1所述的半导体器件，还包括：
在所述第二源极/漏极区和所述第三源极/漏极区两者上的电容器结构的下电极。
12.一种半导体器件，包括：
在基板上的导电线；
第一栅电极，在器件隔离沟槽中在所述导电线上；
第二栅电极，在所述器件隔离沟槽中在所述第一栅电极上，所述第二栅电极通过栅极隔离绝缘层与所述第一栅电极分隔开；
第一沟道层，在所述器件隔离沟槽的底表面和第一隔离侧表面上，所述第一沟道层在所述第一栅电极的第一栅极侧表面上并且第一栅极绝缘层插置在它们之间；
在所述器件隔离沟槽的第二隔离侧表面上的第一源极/漏极区，所述第一源极/漏极区在所述第一栅电极的第二栅极侧表面上；
在所述器件隔离沟槽的所述第二隔离侧表面上的第二沟道层，所述第二沟道层在所述第二栅电极的第三栅极侧表面上并且第二栅极绝缘层插置在它们之间，所述第三栅极侧表面是所述第一栅极侧表面的相反侧；
在所述器件隔离沟槽的所述第二隔离侧表面上和在所述第二沟道层上的第二源极/漏极区；以及
在所述器件隔离沟槽的所述第一隔离侧表面上的第三源极/漏极区，所述第三源极/漏极区在所述第二栅电极的第四栅极侧表面上，所述第四栅极侧表面与所述第一沟道层在同一侧，并且所述第三源极/漏极区在所述第一沟道层上。
13.根据权利要求12所述的半导体器件，还包括：
在所述导电线上并包括所述器件隔离沟槽的器件隔离绝缘层。
14.根据权利要求12所述的半导体器件，其中所述第一沟道层在所述器件隔离沟槽的所述底表面的一部分上以及在所述器件隔离沟槽的所述第一隔离侧表面的一部分上。
15.根据权利要求12所述的半导体器件，其中所述第一栅极绝缘层和所述第二栅极绝缘层是一整体。
16.根据权利要求12所述的半导体器件，其中
所述第一沟道层和所述第二沟道层包括氧化物半导体层，以及
所述第一源极/漏极区、所述第二源极/漏极区和所述第三源极/漏极区包括导电层。
17.一种半导体器件，包括：
第一导电线，在基板上在第一方向上延伸；
第二导电线，在所述第一导电线上并在垂直于所述第一方向的第二方向上延伸，所述第二导电线包括第一子栅线和第二子栅线，所述第一子栅线包括第一栅电极，所述第二子栅线包括第二栅电极，所述第二栅电极通过栅极隔离绝缘层与所述第一栅电极分隔开；
在所述第二导电线的第一侧的第一垂直沟道晶体管；以及
在所述第二导电线的第二侧的第二垂直沟道晶体管，
其中所述第一垂直沟道晶体管包括：第一沟道层，在所述第一栅电极的第一栅极侧表面上并且第一栅极绝缘层插置在它们之间；第三源极/漏极区，在所述第一沟道层上和在所述第二栅电极的第一栅极侧表面上，所述第二栅电极的所述第一栅极侧表面与所述第一沟道层在同一侧，以及
所述第二垂直沟道晶体管包括：第二沟道层，在所述第二栅电极的第二栅极侧表面上并且第二栅极绝缘层插置在它们之间，所述第二栅电极的所述第二栅极侧表面与所述第一沟道层相反；在所述第一栅电极的第二栅极侧表面上的第一源极/漏极区；以及在所述第二沟道层上的第二源极/漏极区。
18.根据权利要求17所述的半导体器件，其中所述第一导电线包括位线，所述第二导电线包括字线。
19.根据权利要求17所述的半导体器件，其中
所述第一沟道层和所述第二沟道层包括氧化物半导体层，以及
所述第一源极/漏极区、所述第二源极/漏极区和所述第三源极/漏极区包括导电层。
20.根据权利要求17所述的半导体器件，还包括：
在所述第一子栅线和所述第二子栅线之间并在所述栅极隔离绝缘层内的屏蔽导电线。
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