CN117637714A - 集成电路器件 - Google Patents

集成电路器件 Download PDF

Info

Publication number
CN117637714A
CN117637714A CN202310855953.5A CN202310855953A CN117637714A CN 117637714 A CN117637714 A CN 117637714A CN 202310855953 A CN202310855953 A CN 202310855953A CN 117637714 A CN117637714 A CN 117637714A
Authority
CN
China
Prior art keywords
film
electrode
substrate
silicon germanium
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310855953.5A
Other languages
English (en)
Inventor
金亮阧
金东昱
朴相郁
徐旻揆
李建烨
李到瑾
洪定杓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN117637714A publication Critical patent/CN117637714A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种集成电路器件可以包括：导电区域，所述导电区域位于衬底上；第一电极，所述第一电极位于所述衬底上并且连接到所述导电区域，所述第一电极在横向方向上的宽度朝向所述衬底逐渐增大；第二电极，所述第二电极位于所述衬底上，所述第二电极包括硅锗膜，所述硅锗膜围绕所述第一电极；以及电介质膜，所述电介质膜位于所述第一电极和所述第二电极之间。所述硅锗膜的成分的含量可以根据与所述衬底的距离改变。

Description

集成电路器件
相关申请的交叉引用
本申请是基于2022年8月24日在韩国知识产权局提交的韩国专利申请No.10-2022-0106349并且要求该韩国专利申请的优先权，该韩国专利申请的全部公开内容通过引用并入本文。
技术领域
发明构思涉及一种集成电路(IC)器件，并且更具体地涉及一种包括电容器的IC器件。
背景技术
由于电子技术的发展，半导体器件的尺寸缩小进展迅速。因而，电子器件中包括的图案正被微型化。因此，可能需要开发如下IC器件，所述IC器件具有通过即使当电容器的尺寸微型化时也保证所需的电容而能够维持期望的电气属性的结构。
发明内容
发明构思提供了一种集成电路(IC)器件，该IC器件具有通过即使当电容器的尺寸随着IC器件的微型化而减小时也增大下电极的有效面积来维持增大的电容和优秀的电气属性的结构。
根据发明构思的一实施例，一种IC器件可以包括：导电区域，所述导电区域位于衬底上；第一电极，所述第一电极位于所述衬底上并且连接到所述导电区域，所述第一电极在横向方向上的宽度朝向所述衬底逐渐增大；第二电极，所述第二电极位于所述衬底上，所述第二电极包括硅锗(SiGe)膜，所述SiGe膜围绕所述第一电极；以及电介质膜，所述电介质膜位于所述第一电极和所述第二电极之间。所述SiGe膜的成分的含量可以根据与所述衬底的距离改变。
根据发明构思的一实施例，一种IC器件可以包括：衬底，所述衬底具有存储单元区域和与所述存储单元区域相邻的界面区域，所述衬底包括位于所述存储单元区域的多个有源区域；多个导电区域，所述多个导电区域位于所述存储单元区域中，在所述衬底上位于第一竖直高度，所述多个导电区域之中的每个导电区域连接到所述多个有源区域中的一个有源区域；以及多个电容器，所述多个电容器位于所述存储单元区域中，在所述衬底上位于第二竖直高度。所述多个电容器可以分别连接到所述多个导电区域。所述第二竖直高度可以高于所述第一竖直高度。所述多个电容器可以包括多个第一电极、第二电极和多个电介质膜，所述第二电极具有多个孔，所述多个第一电极容纳在所述多个孔内部，所述多个电介质膜彼此隔开并且分别逐一位于所述多个孔内部。所述多个第一电极中的每一个第一电极可以具有与所述多个导电区域之中的对应导电区域接触的底表面。所述多个第一电极中的每一个第一电极可以具有朝向所述衬底逐渐增大的在横向方向上的宽度。所述第二电极可以包括硅锗(SiGe)膜。所述SiGe膜的成分的含量可以根据与所述衬底的距离改变。所述多个电介质膜中的每一个电介质膜可以围绕所述多个第一电极中的对应一个第一电极。
根据发明构思的一实施例，一种IC器件可以包括：衬底，所述衬底具有有源区域；位线，所述位线位于所述衬底上；绝缘结构，所述绝缘结构覆盖所述位线的顶表面和所述位线的侧壁；接触结构，所述接触结构位于所述衬底、第一电极、第二电极和电介质膜上。所述接触结构可以包括与所述衬底的所述有源区域接触的接触插塞、覆盖所述接触插塞的顶表面的金属硅化物膜以及覆盖所述金属硅化物膜的顶表面的导电定位焊盘。所述接触插塞可以在横向方向上与所述位线相邻并且与所述位线隔开，所述绝缘结构位于所述接触插塞和所述位线之间。所述金属硅化物膜可以与所述位线隔开，所述绝缘结构位于所述金属硅化物膜和所述位线之间。所述导电定位焊盘可以与所述位线隔开，所述绝缘结构位于所述导电定位焊盘和所述位线之间。所述第一电极可以位于所述导电定位焊盘上。所述第一电极可以具有与所述导电定位焊盘的顶表面接触的底表面。所述第一电极在所述横向方向上的宽度可以朝向所述衬底逐渐增大。所述第二电极可以位于所述衬底上并且可以具有容纳所述第一电极的孔。所述第二电极可以包括掺杂硅锗(SiGe)膜。所述掺杂SiGe膜的至少一种成分的含量可以根据与所述衬底的距离改变。所述电介质膜可以位于所述掺杂SiGe膜的孔内部。所述电介质膜可以位于所述第一电极和所述第二电极之间。在所述掺杂SiGe膜中，所述至少一种成分可以包括锗(Ge)原子、氟(F)原子和氢(H)原子中的至少一种。
附图说明
从结合附图进行的下述详细描述，可以更清楚地理解发明构思的各实施例，在附图中：
图1是根据实施例的集成电路(IC)器件的配置的平面图；
图2是包括动态随机存取存储器(DRAM)器件的IC器件的示例配置的框图；
图3是根据实施例的IC器件的存储单元阵列的一些组件的平面布局图；
图4A是根据实施例的IC器件的截面图；
图4B是图4A的虚线区域“EX1”的放大截面图；
图4C是图4A的下结构的详细截面图，该截面图示出位于与沿着图3的线A-A'和B-B'截取的截面对应的部分中的一些组件；
图5是根据实施例的IC器件的截面图；
图6A是根据实施例的IC器件的截面图；
图6B是图6A的虚线区域“EX2”的放大截面图；
图7A是根据实施例的IC器件的布局图；
图7B是沿着图7A的线X1-X1'和Y1-Y1'截取的截面图；
图8A是根据实施例的IC器件的截面图；
图8B是在图8A中示出的IC器件的透视图；
图9是根据实施例的IC器件的存储单元阵列的电路配置的电路图；
图10A是根据实施例的IC器件的部分区域的平面图；
图10B是图10A的区域“DX”的一些组件的局部放大透视图；并且
图11A至图11J和图12A至图12K是根据实施例的制造IC器件的方法的工艺顺序的截面图。
具体实施方式
当位于要素列表之前时，诸如“……中的至少一个(者)”的表述修饰整个要素列表，并且不是修饰列表的个别要素。例如，“A、B和C中的至少一个(者)”和类似措辞(比如，“选自由A、B和C组成的组的至少一个(者)”)可以解释为仅仅A、仅仅B、仅仅C或者A、B和C中的两个(者)或更多个(者)的任意组合，诸如，例如ABC、AB、BC和AC。
在下文中，将参考附图详细描述各实施例。在图中使用相同附图标记表示相同要素，并且省略对其的重复描述。
图1是根据实施例的集成电路(IC)器件的配置的平面图。
参考图1，IC器件10可以包括衬底12，衬底12具有存储单元区域22、围绕存储单元区域22的外围电路区域24以及位于存储单元区域22和外围电路区域24之间的界面区域26。界面区域26可以与存储单元区域22相邻。
衬底12例如可以包括半导体元素(比如，硅(Si)和锗(Ge))以及选自硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的至少一种化合物半导体。衬底12可以包括例如掺杂阱或掺杂结构等的导电区域。
在实施例中，存储单元区域22可以包括动态随机存取存储器(DRAM)的存储单元区域。存储单元区域22可以包括多个单位存储单元，多个单位存储单元中的每一个单位存储单元包括晶体管和电容器。外围电路区域24可以是布置有外围电路的区域，该外围电路被配置成驱动存储单元区域22中的存储单元。多条导电线和多个绝缘结构可以布置在界面区域26中。可以安装多条导电线以实现存储单元区域22与外围电路区域24的电连接。绝缘结构可以使存储单元区域22与外围电路区域24绝缘。
图2是包括DRAM器件的IC器件10的示例配置的框图。
参考图2，存储单元区域22可以包括存储单元阵列22A。在存储单元阵列22A中，被配置成存储数据的多个存储单元可以布置在行方向和列方向上。多个存储单元中的每一个存储单元可以包括单元电容器和存取晶体管。存取晶体管的栅极可以连接到在行方向上布置的多条字线中的对应一条字线，存取晶体管的源极和漏极中的一者可以连接到在列方向上布置的位线或互补位线，并且存取晶体管的源极和漏极中的另一者可以连接到单元电容器。
外围电路区域24可以包括行译码器52、读出放大器54、列译码器56、自刷新控制电路58、命令译码器60、模式寄存器组/扩展模式寄存器组(MRS/EMRS)电路62、地址缓冲器64和数据输入/输出(I/O)电路66。
读出放大器54可以读出和放大存储单元的数据，以及将数据存储在存储单元中。读出放大器54可以实现为连接在存储单元阵列22A中包括的位线和互补位线之间的交叉耦合放大器。
通过数据I/O电路66输入的数据DQ可以基于地址信号ADD被写入到存储单元阵列22A，而基于地址信号ADD从存储单元阵列22A读取的数据DQ可以通过数据I/O电路66被输出到外部。为了指定要向其写入数据或从其读取数据的存储单元，地址信号ADD可以被输入到地址缓冲器64。地址缓冲器64可以临时地存储从外部输入的地址信号ADD。
为了指定连接到向其输入数据或从其输出数据的存储单元的字线，行译码器52可以译码从地址缓冲器64输出的地址信号ADD的行地址。也就是说，在数据写入或读取模式中，行译码器52可以译码由地址缓冲器64输出的行地址并且使能与所译码的行地址对应的字线。此外，在自刷新模式中，行译码器52可以译码由地址计数器生成的行地址并且使能对应的字线。
为了指定连接到向其输入数据或从其输出数据的存储单元的位线，列译码器56可以译码由地址缓冲器64输出的地址信号ADD的列地址。存储单元阵列22A可以从由行地址和列地址指定的存储单元输出数据或者向该存储单元写入数据。
命令译码器60可以接收从外部施加的命令信号CMD，译码命令信号CMD，并且在内部生成经译码的命令信号(比如，自刷新进入命令或者自刷新退出命令)。
MRS/EMRS电路62可以响应于MRS/EMRS命令和地址信号ADD来设置内部模式寄存器，用于指定IC器件10的操作模式。
尽管在图2中未示出，但是IC器件10还可以包括被配置成生成时钟信号的时钟电路以及被配置成接收从外部施加的电源电压并且生成或将内部电压分压的电源电路。
自刷新控制电路58可以响应于由命令译码器60输出的命令来控制IC器件10的自刷新操作。命令译码器60可以包括地址计数器、计时器和核心电压生成器。地址计数器可以响应于由命令译码器60输出的自刷新进入命令而生成要自刷新的行地址，并且将该行地址施加到行译码器52。地址计数器可以响应于由命令译码器60输出的自刷新退出命令而中断计数操作。
图3是在图2中示出的存储单元阵列22A的一些组件的平面布局图。
参考图3，IC器件10可以包括多个有源区域ACT。多个有源区域ACT可以相对于第一横向方向(X方向)和第二横向方向(Y方向)布置在斜线方向上。
多条字线WL可以与多个有源区域ACT相交，并且在第一横向方向(X方向)上彼此平行地延伸。在多条字线WL上，多条位线BL可以在与第一横向方向(X方向)相交的第二横向方向(Y方向)上彼此平行地延伸。多条位线BL可以通过直接接触DC分别连接到多个有源区域ACT。
多个掩埋接触BC可以形成在多条位线BL中的两条相邻位线之间。在实施例中，多个掩埋接触BC可以在第一横向方向(X方向)和第二横向方向(Y方向)上布置成直线。多个导电定位焊盘LP可以分别位于多个掩埋接触BC上。多个下电极BE可以分别位于多个导电定位焊盘LP上。
多个掩埋接触BC和多个导电定位焊盘LP可以将多个下电极BE连接到有源区域ACT。多个导电定位焊盘LP中的每一个导电定位焊盘的至少部分可以与掩埋接触BC竖直地交叠。多个下电极BE中的每一个下电极的至少部分可以与导电定位焊盘LP竖直地交叠。
图4A是根据实施例的IC器件100的截面图。图4B是图4A的虚线区域“EX1”的放大截面图。图4C是在图4A中示出的下结构ST1的详细截面图。在图4C中示出位于与沿着图3的线A-A'和B-B'截取的截面对应的部分中的一些组件。在图4A至图4C中示出的IC器件100的组件可以构成在图1至图3中示出的IC器件10的存储单元阵列22A的一部分。在图4A中省略或简要示出IC器件100的一些组件。然而，IC器件100的配置不限于在图4A示出的配置并且可以解释为包括如下文所描述的特征配置。
参考图4A至图4C，IC器件100可以包括衬底110、位于衬底110上的下结构ST1和位于下结构ST1上的多个电容器CP1。
衬底110可以是在图1中示出的衬底12的一部分。衬底110可以包括在图3中示出的多个有源区域ACT。下结构ST1可以包括多个导电区域LP1和多个绝缘结构129，多个绝缘结构129被配置成使多个导电区域LP1彼此绝缘。多个导电区域LP1中的每一个导电区域可以连接到衬底110中包括的有源区域(参考图4C中的ACT)。
衬底110可以包括硅，例如单晶硅、多晶硅或非晶硅。例如，衬底110可以包括半导体元素(比如，硅(Ge)和锗(Ge))或者化合物半导体(比如，SiGe、SiC、GaAs、InAs和InP)。
衬底110可以包括半导体衬底、在半导体衬底上形成的至少一个绝缘膜或者包括至少一个导电区域的结构。导电区域可以包括例如掺杂阱或掺杂结构。衬底110可以包括由器件隔离膜(参考图4C中的112)限定的多个有源区域(参考图3和图4C中的ACT)。
在下结构ST1中，多个绝缘结构129可以包括绝缘膜，绝缘膜包括氧化硅膜、氮化硅膜或其组合。在其它实施例中，多个绝缘结构129可以包括被配置成将各种导电区域(比如，布线层、接触插塞和晶体管)彼此绝缘的绝缘膜。
在下结构ST1中，多个导电区域LP1中的每一个导电区域可以包括多晶硅、金属、导电金属氮化物、金属硅化物或其组合。多个导电区域LP1可以包括参考图3描述的多条位线BL。多个导电区域LP1可以分别包括已经参考图3描述的多个掩埋接触BC和多个导电定位焊盘LP。
底绝缘图案SLP可以位于下结构ST1上。底绝缘图案SLP可以在多个导电区域LP1上在横向方向(比如，平行于图4A的X-Y平面的方向)上延伸。多个开口H1可以形成在底绝缘图案SLP中。底绝缘图案SLP可以包括氮化硅(SiN)膜、氮硅化碳(SiCN)膜、氮化硅硼(SiBN)膜或其组合。如本文中所使用，每个术语“SiN”、“SiCN”和“SiBN”是指包括该术语中包括的各元素的材料，而不是指代表化学计量关系的化学式。
多个电容器CP1可以分别位于多个导电区域LP1上。在衬底110上，多个电容器CP1可以位于比多个导电区域LP1所布置在的第一竖直高度高的第二竖直高度处。如本文中所使用，术语“竖直高度”可以指在竖直方向(Z方向或-Z方向)上获得的高度。多个电容器CP1可以分别连接到多个导电区域LP1。
多个电容器CP1可以包括多个第一电极168、第二电极PE和多个电介质膜166。第二电极PE可以包括具有多个孔162H的SiGe膜162。多个第一电极168中的每一个第一电极可以容纳于在SiGe膜162中形成的多个孔162H中的一个孔内部。多个电介质膜166中的每一个电介质膜可以包括位于SiGe膜162的孔162H内部的第一电介质膜166A，第一电介质膜166A位于多个第一电极168和第二电极PE之间。第二电极PE的SiGe膜162可以围绕多个第一电极168中的每一个第一电极的侧壁，第一电介质膜166A位于第二电极PE的SiGe膜162和多个第一电极168中的每一个第一电极的侧壁之间。
多个第一电极168中的每一个第一电极可以具有柱形状，该柱形状经由开口H1穿过底绝缘图案SLP并且在竖直方向(Z方向)上在远离衬底110的方向上长距离延伸。多个第一电极168中的每一个第一电极可以具有与多个导电区域LP1中选定的一个导电区域的顶表面接触的底表面以连接到选定的导电区域LP1。多个第一电极168中的每一个第一电极可以具有朝向衬底110逐渐增大的宽度。
多个第一电极168中的每一个第一电极可以包括金属膜、导电金属氧化物膜、导电金属氮化物膜、导电金属氮氧化物膜或其组合。在实施例中，多个第一电极168中的每一个第一电极可以包括钛(Ti)、Ti氧化物、Ti氮化物、Ti氮氧化物、钴(Co)、Co氧化物、Co氮化物、Co氮氧化物、铌(Nb)、Nb氧化物、Nb氮化物、Nb氮氧化物、锡(Sn)、Sn氧化物、Sn氮化物、Sn氮氧化物或其组合。例如，多个第一电极168中的每一个第一电极可以包括氮化钛(TiN)、钴氮化物(CoN)、氮化铌(NbN)、锡氧化物(SnO2)或其组合，但不限于此。
多个电介质膜166中的每一个电介质膜还可以包括与第一电介质膜166A的顶表面接触的第二电介质膜166B。第一电介质膜166A和第二电介质膜166B可以位于与衬底110的不同距离处。第一电介质膜166A可以比第二电介质膜166B更靠近衬底110。第一电介质膜166A可以位于第一电极168和第二电极PE的SiGe膜162之间并且覆盖第一电极168的侧壁。第二电介质膜166B可以覆盖第一电极168和第一电介质膜166A中的每一者的最上表面。第一电介质膜166A可以与第一电极168的侧壁接触。第二电介质膜166B可以包括横向延伸部D1和突出部D2。横向延伸部D1可以与第一电极168的最上表面接触。突出部D2可以一体连接到横向延伸部D1并且在远离衬底110的方向上从横向延伸部D1延伸。多个电介质膜166中的每一个电介质膜中的第一电介质膜166A可以包括位于第一电极168和底绝缘图案SLP之间的部分。多个电介质膜166中的每一个电介质膜的第二电介质膜166B可以比SiGe膜162、第一电介质膜166A和第一电极168更远离衬底110。
被配置成支撑多个第一电极168的额外支撑膜可以位于多个第一电极168中的每两个相邻第一电极之间。因此，多个电介质膜166中包括的多个第一电介质膜166A中的每一个第一电介质膜可以从第一电极168的最下表面的竖直高度到第一电极168的最上表面的竖直高度与第一电极168的侧壁连续地接触。再者，在SiGe膜162中，多个第一电极168和多个第一电介质膜166A分别容纳于多个孔162H中的每一个孔内部，多个孔162H中的每一个孔的侧壁可以从第一电极168的最下表面的竖直高度到第一电极168的最上表面的竖直高度连续地延伸而没有切断或弯曲。
在第二电极PE中，SiGe膜162的最下表面可以与底绝缘图案SLP的顶表面接触。在多个第一电极168的两个相邻第一电极之间，SiGe膜162可以在竖直方向(Z方向)上从SiGe膜162的最下表面到SiGe膜162的最上表面连续地延伸而没有切断。
多个电介质膜166可以包括高k电介质膜。如本文中所使用，术语“高k电介质膜”可以指具有比氧化硅膜高的介电常数的电介质膜。在实施例中，多个电介质膜166中的多个第一电介质膜166A和多个第二电介质膜166B可以各自包括金属氧化物，该金属氧化物包括选自铪(Hf)、锆(Zr)、铝(Al)、铌(Nb)、铈(Ce)、镧(La)、钽(Ta)和钛(Ti)的至少一种金属。在实施例中，多个电介质膜166中的多个第一电介质膜166A和多个第二电介质膜166B可以各自包括包含一个高k电介质膜的单一结构。在其它实施例中，多个电介质膜166中的多个第一电介质膜166A和多个第二电介质膜166B可以各自包括包含多个高k电介质膜的多层结构。高k电介质膜可以包括HfO2、ZrO2、Al2O3、La2O3、Ta2O3、Nb2O5、CeO2、TiO2、GeO2或其组合，但不限于此。在实施例中，在多个电介质膜166中，多个第一电介质膜166A和多个第二电介质膜166B中的每一者可以具有大约至大约/>的厚度，但不限于此。
在第二电极PE中，SiGe膜162可以包括含量根据与衬底110的距离改变的成分。如本文中所使用，术语“含量”可以指表示为每单位体积的原子数目的原子比或浓度。在实施例中，SiGe膜162可以具有朝向衬底110逐渐减小的Ge含量。例如，SiGe膜162可以包括掺杂SiGe膜，并且掺杂SiGe膜的Ge含量可以朝向衬底110逐渐减小。掺杂SiGe膜可以包括用硼(B)原子掺杂的SiGe膜，但不限于此。在其它实施例中，SiGe膜162可以包括选自氟(F)原子和氢(H)原子的至少一种掺杂剂，并且SiGe膜162中该至少一种掺杂剂的含量可以朝向衬底110逐渐增大。这种情况下，SiGe膜162的Ge含量可以是遍及SiGe膜162完全恒定的或者朝向衬底110逐渐减小。除了氟(F)原子和氢(H)原子之外，SiGe膜162还可以包括硼(B)原子。这种情况下，SiGe膜162中硼(B)原子的含量可以是遍及SiGe膜162完全恒定的。
在实施例中，SiGe膜162可以包括用硼(B)原子掺杂的Si1-xGex膜(此处，0.05≤x≤0.70)。例如，SiGe膜162的Ge含量可以在大约5原子％(at％)至大约70at％的范围内，或者大约40at％至大约60at％的范围内，但不限于此。SiGe膜162中硼(B)原子的浓度可以在大约1E11原子/cm3至大约5E22原子/cm3的范围中选择，但不限于此。
在其它实施例中，SiGe膜162可以包括选自氟(F)原子、氢(H)原子和硼(B)原子的至少一种掺杂剂。当SiGe膜162包括氟(F)原子时，SiGe膜162中氟(F)原子的浓度可以在大约1E11原子/cm3至大约5E22原子/cm3的范围中选择，但不限于此。当SiGe膜162包括氢(H)原子时，SiGe膜162中氢(H)原子的浓度可以在大约1E11原子/cm3至大约5E22原子/cm3的范围中选择，但不限于此。当SiGe膜162包括硼(B)原子时，SiGe膜162中硼(B)原子的浓度可以在大约1E11原子/cm3至大约5E22原子/cm3的范围中选择，但不限于此。
SiGe膜162可以位于与多个第一电极168相同的竖直高度。多个第一电极168中的每一个第一电极可以穿过在竖直方向(Z方向)上在底绝缘图案SLP中形成的多个开口H1中选定的一个开口，并且可以连接到多个导电区域LP1中选定的一个导电区域。
在SiGe膜162中形成的多个孔162H中的每一个孔可以具有朝向衬底110逐渐增大的在横向方向上的宽度。因而，SiGe膜162的部分区域(比如，SiGe膜162的位于多个第一电极168的两个相邻第一电极之间的部分区域)可以具有朝向衬底110逐渐减小的在横向方向上的宽度。
第二电极PE还可以包括多个含导电金属的图案164。多个含导电金属的图案164中的每一个含导电金属的图案可以位于多个第一电介质膜166A中选定的一个第一电介质膜和SiGe膜162之间。多个含导电金属的图案164中的每一个含导电金属的图案的最下表面可以与底绝缘图案SLP的顶表面接触。
多个含导电金属的图案164中的每一个含导电金属的图案可以与SiGe膜162的孔162H的内壁接触。多个含导电金属的图案164中的每一个含导电金属的图案可以具有空心管形状。
多个含导电金属的图案164中的每一个含导电金属的图案的内部可以用第一电极168和第一电介质膜166A填充。位于SiGe膜162的孔162H内部的第一电介质膜166A可以具有空心管形状。第一电介质膜166A的外壁可以与含导电金属的图案164的内壁接触。第一电介质膜166A的内部可以用第一电极168填充，并且第一电介质膜166A的内壁可以与第一电极168接触。一个第一电极168、一个第一电介质膜166A和一个含导电金属的图案164可以被一个第二电介质膜166B覆盖。
多个含导电金属的图案164中的每一个含导电金属的图案可以包括金属膜、导电金属氧化物膜、导电金属氮化物膜、导电金属氮氧化物膜或其组合。在实施例中，多个含导电金属的图案164中的每一个含导电金属的图案可以包括Ti、Ti氧化物、Ti氮化物、Ti氮氧化物、Co、Co氧化物、Co氮化物、Co氮氧化物、Nb、Nb氧化物、Nb氮化物、Nb氮氧化物、Sn、Sn氧化物、Sn氮化物、Sn氮氧化物或其组合。例如，多个含导电金属的图案164中的每一个含导电金属的图案可以包括TiN、CoN、NbN、SnO2或其组合，但不限于此。
第二电极PE还可以包括覆盖SiGe膜162的外SiGe膜170。外SiGe膜170可以覆盖多个电介质膜166和SiGe膜162中的每一者的最上表面。外SiGe膜170可以与SiGe膜162的顶表面以及多个电介质膜166中包括的多个第二电介质膜166B接触。外SiGe膜170的Ge含量可以是恒定的，跟与衬底110的距离无关。
在实施例中，外SiGe膜170可以包括用至少一种掺杂剂掺杂的SiGe膜。该至少一种掺杂剂可以选自硼(B)原子、氟(F)原子和氢(H)原子。外SiGe膜170中包括的该至少一种掺杂剂的含量可以是恒定的，跟与衬底110的距离无关。
在实施例中，外SiGe膜170可以包括用硼(B)原子掺杂的Si1-xGex膜(此处，0.05≤x≤0.70)。例如，外SiGe膜170的Ge含量可以在大约5at％至大约70at％的范围内或者大约40at％至大约60at％的范围内，但不限于此。外SiGe膜170中硼(B)原子的浓度可以在大约1E11原子/cm3至大约5E22原子/cm3的范围中选择，但不限于此。
在其它实施例中，外SiGe膜170可以包括选自氟(F)原子、氢(H)原子和硼(B)原子的至少一种掺杂剂。当外SiGe膜170包括氟(F)原子时，外SiGe膜170中氟(F)原子的浓度可以在大约1E11原子/cm3至大约5E22原子/cm3的范围中选择，但不限于此。当外SiGe膜170包括氢(H)原子时，外SiGe膜170中氢(H)原子的浓度可以在大约1E11原子/cm3至大约5E22原子/cm3的范围中选择，但不限于此。当外SiGe膜170包括硼(B)原子时，外SiGe膜170中硼(B)原子的浓度可以在大约1E11原子/cm3至大约5E22原子/cm3的范围中选择，但不限于此。
在图4A中示出的下结构ST1可以包括与在图4C中示出的下结构ST1相同的结构。
参考图4C，衬底110可以包括由器件隔离膜112限定的多个有源区域ACT。器件隔离膜112可以形成于在衬底110中形成的器件隔离沟槽T1内部。器件隔离膜112可以包括氧化物膜、氮化物膜或其组合。在衬底110中，字线沟槽T2可以跨过器件隔离膜112和多个有源区域ACT在第一横向方向(X方向)上长距离地形成。台阶可以形成在字线沟槽T2的底表面中。
栅极电介质膜116、字线118和掩埋绝缘膜120可以位于字线沟槽T2内部。字线118可以对应于在图1中示出的多条字线WL。栅极电介质膜116可以包括选自氧化硅膜、氮化硅膜、氮氧化硅膜、氧化物/氮化物/氧化物(ONO)膜或者具有比氧化硅膜高的介电常数的高k电介质膜的至少一种。高k电介质膜可以包括HfO2、Al2O3、HfAlO3、Ta2O3、TiO2或其组合。多条字线118可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、氮化钛硅(TiSiN)、氮化钨硅(WSiN)或其组合。多个掩埋绝缘膜120可以包括氧化硅膜、氮化硅膜、氮氧化硅膜或其组合。多个源极/漏极区域可以在多个有源区域ACT中分别形成在多条字线118的两侧上。
缓冲层122可以形成在衬底110上。缓冲层122可以覆盖多个有源区域ACT的顶表面和器件隔离膜112的顶表面。缓冲层122可以包括依次形成在衬底110上的第一氧化硅膜、氮化硅膜和第二氧化硅膜，但不限于此。
多条位线BL可以位于缓冲层122上并且在第二横向方向(Y方向)上彼此平行地延伸。多条位线BL可以在第一横向方向(X方向)上彼此隔开。直接接触DC可以位于多个有源区域ACT中的每一个有源区域的部分区域上。多条位线BL中的每一条位线可以通过直接接触DC连接到有源区域ACT。直接接触DC可以包括硅(Si)、锗(Ge)、钨(W)、氮化钨(WN)、钴(Co)、镍(Ni)、铝(Al)、钼(Mo)、钌(Ru)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、铜(Cu)或其组合。在实施例中，直接接触DC可以包括掺杂多晶硅。
多条位线BL中的每一条位线可以包括依次形成在衬底110上的下导电层130、中间导电层132和上导电层134。多条位线BL中的每一条位线的顶表面可以被绝缘覆盖图案136覆盖。绝缘覆盖图案136可以位于上导电层134上。位线BL的下导电层130的顶表面可以与直接接触DC的顶表面共面。图4C示出多条位线BL中的每一条位线具有包括下导电层130、中间导电层132和上导电层134的三层导电层结构的示例，但是发明构思不限于此。例如，多条位线BL中的每一条位线可以包括单个导电层、两个导电层或者多个导电层(比如，四个或更多个导电层)的堆叠结构。
在实施例中，下导电层130可以包括掺杂多晶硅膜。中间导电层132和上导电层134中的每一者可以包括包含钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钨(W)、氮化钨(WN)、硅化钨(WSix)、氮化钨硅(WSixNy)、钌(Ru)或其组合的膜。例如，中间导电层132可以包括TiN膜和/或TiSiN膜，并且上导电层134可以包括包含Ti、TiN、W、WN、WSixNy、Ru或其组合的膜。绝缘覆盖图案136可以包括氮化硅膜。
多个凹陷空间R1可以在衬底110的部分区域中形成在有源区域ACT中。多个凹陷空间R1可以分别用多个接触插塞150填充。多个接触插塞150中的每一个接触插塞可以具有在竖直方向(Z方向)上从凹陷空间R1延伸的柱形状。多个接触插塞150中的每一个接触插塞可以与有源区域ACT接触。多个接触插塞150中的每一个接触插塞的下端部可以位于比衬底110的顶表面低的高度并且掩埋在衬底110中。多个接触插塞150可以包括掺杂半导体图案，但不限于此。
在IC器件100中，一个直接接触DC和一个直接接触DC位于其间的面向彼此的一对接触插塞150可以分别连接到多个有源区域AC之中的不同有源区域AC。
多个接触插塞150可以在一对位线BL之间在第二横向方向(Y方向)上以直线布置，该一对位线BL选自多条位线BL并且彼此相邻。绝缘围栏149可以位于多个接触插塞150中的每两个接触插塞之间，多个接触插塞150在第二横向方向(Y方向)上以行布置。多个接触插塞150可以由多个绝缘围栏149彼此绝缘。多个绝缘围栏149中的每一个绝缘围栏可以具有位于衬底110上在竖直方向(Z方向)上延伸的柱形状。在实施例中，多个绝缘围栏149可以包括氮化硅膜。
多个金属硅化物膜152和多个导电定位焊盘LP可以位于多个接触插塞150上。多个导电定位焊盘LP中的每一个导电定位焊盘可以位于接触插塞150上在竖直方向(Z方向)上长距离延伸。多个导电定位焊盘LP可以通过金属硅化物膜152分别连接到多个接触插塞150。多个导电定位焊盘LP中的每一个导电定位焊盘可以包括导电阻挡膜154和金属膜156。在实施例中，导电阻挡膜154可以包括Ti、TiN或其组合，并且金属膜156可以包括钨(W)。多个导电定位焊盘LP可以具有在从上方的视图中看的多个岛式图案形状。在实施例中，金属硅化物膜152可以包括硅化钴、硅化镍或硅化锰，但不限于此。
接触插塞150和金属硅化物膜152可以构成在图3中示出的掩埋接触BC。依次位于衬底110上的接触插塞150、金属硅化物膜152和导电定位焊盘LP可以构成接触结构，接触结构在第一横向方向(X方向)上与位线BL相邻并且连接到衬底110的有源区域ACT。在图4A中示出的多个导电区域LP1可以包括在图4C中示出的接触插塞150、金属硅化物膜152和导电定位焊盘LP。在图4A中示出的多个第一电极168中的每一个第一电极可以与在图4C中示出的导电定位焊盘LP的顶表面接触。
多条位线BL中的每一条位线的两个侧壁以及覆盖多条位线BL的顶表面的多个绝缘覆盖图案136中的每一个绝缘覆盖图案的两个侧壁可以被间隔物结构SP覆盖。一个间隔物结构SP可以位于多条位线BL中选定的一条位线和与选定的一条位线BL相邻的多个接触插塞150之间，并且在第二横向方向(Y方向)上以直线布置。多个间隔物结构SP中的每一个间隔物结构可以包括内绝缘间隔物142、中间绝缘间隔物146和外绝缘间隔物148。
内绝缘间隔物142可以与位线BL的侧壁以及直接接触DC的侧壁中的每一者接触。内绝缘间隔物142可以包括与接触插塞150接触的部分。内绝缘间隔物142可以包括氮化硅膜。中间绝缘间隔物146可以在第一横向方向(X方向)上位于内绝缘间隔物142和外绝缘间隔物148之间。中间绝缘间隔物146可以具有面向位线BL的侧壁以及面向接触插塞150、金属硅化物膜152和导电定位焊盘LP的侧壁，内绝缘间隔物142位于中间绝缘间隔物146和位线BL之间，外绝缘间隔物148位于中间绝缘间隔物146与接触插塞150、金属硅化物膜152和导电定位焊盘LP之间。中间绝缘间隔物146可以包括氧化硅膜、空气间隔物或其组合。如本文中所使用，术语“空气”可以指可以是位于大气中或在制造工艺期间的其它气体。外绝缘间隔物148可以与接触插塞150、金属硅化物膜152和导电定位焊盘LP中的每一者的侧壁接触。外绝缘间隔物148可以与内绝缘间隔物142隔开，中间绝缘间隔物146位于外绝缘间隔物148和内绝缘间隔物142之间。在实施例中，外绝缘间隔物148可以包括氮化硅膜。
间隔物结构SP可以在第二横向方向(Y方向)上平行于位线BL延伸。绝缘覆盖图案136和间隔物结构SP可以构成覆盖位线BL的顶表面和两个侧壁的绝缘结构。如本文中所使用，绝缘覆盖图案136和间隔物结构SP可以称为该绝缘结构。如本文中所使用，包括彼此相邻的位线BL、绝缘覆盖图案136和间隔物结构SP的结构可以称为位线结构。
填隙绝缘图案144可以位于直接接触DC和接触插塞150之间。填隙绝缘图案144可以与直接接触DC隔开，内绝缘间隔物142位于填隙绝缘图案144和直接接触DC之间。填隙绝缘图案144可以围绕直接接触DC，并且覆盖直接接触DC的侧壁。填隙绝缘图案144可以与内绝缘间隔物142和接触插塞150接触。在实施例中，填隙绝缘图案144可以包括氮化硅膜。
绝缘图案158可以形成在包括多个绝缘覆盖图案136和多个间隔物结构SP的绝缘结构上。多个导电定位焊盘LP可以通过绝缘图案158彼此绝缘。绝缘图案158可以包括与绝缘结构接触的表面、与多个绝缘围栏149接触的表面以及与导电定位焊盘LP的侧壁接触的表面。在实施例中，在图4A和图4B中示出的多个绝缘结构129可以包括在图4C中示出的多个绝缘覆盖图案136、多个间隔物结构SP、多个绝缘围栏149和绝缘图案158。在图4A中示出的多个电容器CP1可以分别位于多个导电定位焊盘LP上。
往回参考图4A，覆盖绝缘膜178和导电接触插塞180可以位于第二电极PE的外SiGe膜170上。导电接触插塞180可以在竖直方向(Z方向)上穿过覆盖绝缘膜178并且与外SiGe膜170接触。导电接触插塞180的下部分可以掩埋在外SiGe膜170中。导电接触插塞180的最下表面可以位于比外SiGe膜170的顶表面低的竖直高度处。
导电接触插塞180可以包括依次堆叠在外SiGe膜170上的导电阻挡膜182和导电插塞184。在实施例中，导电阻挡膜182可以包括钛(Ti)、钽(Ta)、钨(W)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮碳化钨(WCN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钨硅(WSiN)或其组合。在实施例中，导电插塞184可以包括W、Cu、Al、Co、Mo或Ru。
上布线层186可以位于覆盖绝缘膜178和导电接触插塞180上，并且覆盖上布线层186和覆盖绝缘膜178的层间绝缘膜188可以位于上布线层186上。上布线层186的底表面可以与导电接触插塞180的顶表面接触。
在实施例中，上布线层186可以包括W、Cu、Al、Co、Mo、Ru、Ti、Ta、TiN、TaN或其组合。例如，上布线层186可以包括铜(Cu)膜。在实施例中，层间绝缘膜188可以包括具有大约2.2至大约3.0的低介电常数K的低k电介质膜。例如，层间绝缘膜188可以包括SiOC膜或SiCOH膜。
在参考图4A至图4C描述的IC器件100中，第二电极PE中包括的SiGe膜162可以包括多个孔162H，多个孔162H中的每一个孔具有在横向方向上的宽度朝向衬底110逐渐增大的结构。此外，容纳在多个孔162H内部的多个第一电极168中的每一个第一电极可以具有在横向方向上的宽度朝向衬底110逐渐增大的结构。因此，在制造IC器件100的工艺期间可以限制和/或防止多个第一电极168的至少一些第一电极的偏斜。结果，可以限制和/或防止由于多个第一电极168的相邻第一电极之间的短路引起的故障。
参考图4A至图4C描述的IC器件100可以不包括额外支撑膜，额外支撑膜被配置成支撑多个第一电极168中的每一个第一电极周围的多个第一电极168。因此，多个第一电极168之中可以不损失支撑膜覆盖的面积，多个电容器CP1的有效面积可以增大和/或最大化，并且多个电容器CP1的电容可以增大。
图5是根据实施例的IC器件100A的截面图。图5示出图1的区域“NF”中包括的存储单元区域22和界面区域26中的每一者的组件。在图5中，相同的附图标记用于表示与图4A至图4C中相同的元件，并且此处省略对其详细描述。
参考图5，IC器件100A的存储单元区域22可以基本上具有与参考图4A至图4C描述的IC器件100的配置相同的配置。然而，IC器件100A可以包括多个电容器CP1A，而不是在图4A和图4B中示出的多个电容器CP1。多个电容器CP1A可以基本上具有与参考图4A和图4B描述的多个电容器CP1相同的配置。然而，在IC器件100A中，外SiGe膜170可以具有最外表面170S，最外表面170S构成包括多个电容器CP1A的电容器结构的在横向方向上的最外部分。外SiGe膜170的最外表面170S可以位于界面区域26的与存储单元区域22相邻的部分中。外SiGe膜170的最外表面170S可以在竖直方向(Z方向)上呈平面状延伸，在布置有多个第一电极168和SiGe膜162的竖直高度区域中没有台阶。例如，在从多个第一电极168中的每一个第一电极的最下表面到其最上表面的竖直高度区域中，外SiGe膜170的最外表面170S可以在竖直方向(Z方向)上呈平面状延伸，没有在横向方向上的突出部。
在比较例中，当被配置成支持多个第一电极168的额外支撑膜位于多个第一电极168中的每两个相邻第一电极之间时，支撑膜可以包括从位于存储单元区域22中的多个第一电极168的最外第一电极的侧壁突出到界面区域26中的部分。当在得到的结构中外SiGe膜170被形成为覆盖的支撑膜时，外SiGe膜170的各部分可以从存储单元区域22朝向界面区域26局部地突出。结果，在横向方向上由外SiGe膜170占据的面积会增大，并且因而存储单元区域22中有效单元的数目会减小。
相反，在图5中示出的IC器件100A可以不包括会导致外SiGe膜170的各部分从存储单元区域22朝向界面区域26局部地突出的支撑膜。因而，在IC器件100A中，在从多个第一电极168中的每一个第一电极的最下表面到其最上表面的竖直高度区域中，外SiGe膜170的最外表面170S可以具有这种结构，该结构在竖直方向(Z方向)上呈平面状延伸，没有在横向方向上的突出部。因此，在IC器件100A中，由于支撑膜引起的多个电容器CP1A的平面面积增大以及导致的外SiGe膜170的平面面积增大可以被限制和/或抑制。结果，布置在存储单元区域22中的有效单元的数目可以增大。因此，IC器件100A的集成密度可以提高。此外，在图5中示出的IC器件100A可以提供与参考图4A至图4C已经描述的IC器件100的效果相同的效果。
图6A是根据实施例的IC器件200的截面图。图6B是图6A的虚线区域“EX2”的放大截面图。在图6A和图6B中，相同的附图标记用于表示与图4A至图4C中相同的元件，并且此处省略对其详细描述。
参考图6A和图6B，IC器件200可以基本上具有与参考图4A至图4C描述的IC器件100相同的配置。然而，IC器件200可以包括多个电容器CP2，而不是在图4A和图4B中示出的多个电容器CP1。多个电容器CP2可以基本上具有与参考图4A和图4B描述的多个电容器CP1相同的配置。然而，多个电容器CP2可以包括多个电介质膜266。
多个电介质膜266中的每一个电介质膜还可以包括第一电介质膜166A和第二电介质膜266B，第二电介质膜266B与第一电介质膜166A的顶表面接触。第一电介质膜166A和第二电介质膜266B可以位于与衬底110的不同距离处。第一电介质膜166A可以比第二电介质膜266B更靠近衬底110。第一电介质膜166A可以具有与参考图4A和图4B描述的配置相同的配置。第二电介质膜266B可以覆盖第一电极168和第一电介质膜166A中的每一者的最上表面。第二电介质膜266B可以具有与第一电极168的最上表面接触的底表面以及在横向方向上呈平面状延伸的顶表面。第二电介质膜266B可以比SiGe膜162、第一电介质膜166A和第一电极168更远离衬底110。第二电介质膜266B可以基本上具有与参考图4A和图4B描述的第二电介质膜166B的配置相同的配置。
在图6A和图6B中示出的IC器件200可以提供从参考图4A至图4C描述的IC器件100获得的效果以及从参考图5描述的IC器件100A获得的效果。
图7A是根据实施例的IC器件400的布局图。图7B是沿着图7A的线X1-X1'和Y1-Y1'截取的截面图。
参考图7A和图7B，IC器件400可以包括衬底410、多条第一导电线420、沟道层430、栅电极440、栅极绝缘层450和电容器结构480。IC器件400可以是包括垂直沟道晶体管(VCT)的存储器件。VCT可以指具有沟道层430的沟道长度在竖直方向上从衬底410延伸的结构。
下绝缘层412可以位于衬底410上。在下绝缘层412上，多条第一导电线420可以在第一横向方向(X方向)上彼此隔开并且在第二横向方向(Y方向)上长距离延伸。在下绝缘层412上，多个第一绝缘图案422可以填充多条第一导电线420之间的空间。多个第一绝缘图案422可以在第二横向方向(Y方向)上长距离延伸，并且多个第一绝缘图案422的顶表面可以位于与多条第一导电线420的顶表面相同的竖直高度处。多条第一导电线420可以起到IC器件400的位线的作用。
在实施例中，多条第一导电线420可以包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，多条第一导电线420可以包括掺杂多晶硅、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化铌(NbN)、铝化钛(TiAl)、氮化钛铝(TiAlN)、硅化钛(TiSi)、氮化钛硅(TiSiN)、硅化钽(TaSi)、氮化钽硅(TaSiN)、氮化钌钛(RuTiN)、硅化镍(NiSi)、硅化钴(CoSi)、氧化铱(IrOx)、氧化钌(RuOx)或其组合，但不限于此。多条第一导电线420可以包括如上所述的材料的单层或多层结构。在实施例中，多条第一导电线420可以包括2D半导体材料。2D半导体材料可以包括石墨烯、碳纳米管或其组合。
沟道层430可以在多条第一导电线420上在第一横向方向(X方向)和第二横向方向(Y方向)上彼此隔开地布置成矩阵形式。每个沟道层430可以具有在第一横向方向(X方向)上的第一宽度和在竖直方向(Z方向)上的第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以是第一宽度的大约两倍至大约十倍，但不限于此。沟道层430的底部分可以用作第一源极/漏极区域(未示出)，沟道层430的上部分可以用作第二源极/漏极区域(未示出)，并且沟道层430的位于第一源极/漏极区域和第二源极/漏极区域之间的部分可以用作沟道区域(未示出)。
在实施例中，沟道层430可以包括氧化物半导体。例如，氧化物半导体可以包括氧化铟镓锌(InGaZnO)、氧化铟镓硅(InGaSiO)、氧化铟锡锌(InSnZnO)、氧化铟锌(InZnO)、氧化锌(ZnO)、氧化锌锡(ZnSnO)、氮氧化锌(ZnON)、氧化锆锌锡(ZrZnSnO)、氧化锡(SnO)、氧化铪铟锌(HfInZnO)、氧化镓锌锡(GaZnSnO)、氧化铝锌锡(AlZnSnO)、氧化镱镓锌(YbGaZnO)、氧化铟镓(InGaO)或其组合。在本文中，上文列出的每一种材料的指示是指包括其中包括的各元素的材料，而不是指代表化学计量关系的化学式。沟道层430可以包括氧化物半导体的单层或多层结构。在实施例中，沟道层430可以具有比硅高的带隙能量。例如，沟道层430可以具有大约1.5eV至5.6eV的带隙能量。例如，沟道层430在大约2.0eV至大约4.0eV的带隙能量可以具有优化沟道性能。例如，沟道层430可以是多晶或非晶，但不限于此。在实施例中，沟道层430可以包括二维(2D)半导体材料。例如，2D半导体材料可以包括石墨烯、碳纳米管或其组合。
栅电极440可以在第一横向方向(X方向)上在沟道层430的两个侧壁上延伸。栅电极440可以包括第一子栅电极440P1和第二子栅电极440P2，第一子栅电极440P1面向沟道层430的第一侧壁，第二子栅电极440P2面向沟道层430的与第一侧壁相反的第二侧壁。因为一个沟道层430位于第一子栅电极440P1和第二子栅电极440P2之间，所以IC器件400可以具有双栅极晶体管结构。然而，发明构思不限于此。可以省略第二子栅电极440P2，并且可以通过仅仅形成面向沟道层430的第一侧壁的第一子栅电极400P1来实现单栅极晶体管结构。
栅电极440可以包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，栅电极440可以包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但不限于此。
栅极绝缘层450可以围绕沟道层430的侧壁并且可以位于沟道层430和栅电极440之间。例如，如图7B中所示，沟道层430的整个侧壁可以被栅极绝缘层450围绕，并且栅电极440的侧壁的部分可以与栅极绝缘层450接触。在其它实施例中，栅极绝缘层450可以在第一横向方向(X方向)上延伸，第一横向方向(X方向)是栅电极440延伸的方向。沟道层430的侧壁之中的面向栅电极440的两个侧壁可以与栅极绝缘层450接触。
在实施例中，栅极绝缘层450可以包括氧化硅膜、氮氧化硅膜、具有比氧化硅膜高的介电常数的高k电介质膜或其组合。高k电介质膜可以包括金属氧化物或金属氮氧化物。例如，可以用作栅极绝缘层450的高k电介质膜可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合，但不限于此。
多个第二绝缘图案432可以在第二横向方向(Y方向)上在多个第一绝缘图案422上延伸，并且沟道层430可以位于多个第二绝缘图案432的两个相邻第二绝缘图案之间。此外，在第二绝缘图案432的两个相邻第二绝缘图案之间，第一掩埋层434和第二掩埋层436可以位于两个相邻的沟道层430之间的空间内。第一掩埋层434可以位于沟道层430的两个相邻沟道层之间的空间的底部分中，并且第二掩埋层436可以形成为填充位于第一掩埋层434上的沟道层430的两个相邻沟道层之间的剩余空间。第二掩埋层436的顶表面可以位于与沟道层430的顶表面相同的高度，并且第二掩埋层436可以覆盖栅电极440的顶表面。在另一情况中，多个第二绝缘图案432可以使用与多个第一绝缘图案422连续的材料层形成，或者第二掩埋层436可以使用与第一掩埋层434连续的材料层形成。
电容器接触460可以位于沟道层430上。电容器接触460可以与沟道层430竖直地交叠。电容器接触460可以在第一横向方向(X方向)和第二横向方向(Y方向)上以矩阵形式彼此隔开布置。电容器接触460可以包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但不限于此。上绝缘层462可以在多个第二绝缘图案432和第二掩埋层436上围绕电容器接触460的侧壁。
蚀刻停止膜470可以位于上绝缘层462上，并且电容器结构480可以位于蚀刻停止膜470上。电容器结构480可以包括下电极482、电容器电介质层484和上电极486。
下电极482可以通过穿过蚀刻停止膜470而电连接到电容器接触460的顶表面。下电极482可以形成为在竖直方向(Z方向)上延伸的柱式，但不限于此。在实施例中，下电极482可以与电容器接触460竖直地交叠。下电极482可以在第一横向方向(X方向)和第二横向方向(Y方向)上以矩阵形式彼此隔开布置。在另一情况中，定位焊盘(未示出)可以进一步被提供在电容器接触460和下电极482之间，并且因而下电极482可以布置成六角形状。
在实施例中，下电极482、电容器电介质层484以及上电极486可以分别具有与在图4A、图4B、图5、图6A和图6B中示出的第一电极168、电介质膜166或266以及第二电极PE的SiGe膜162基本上相同的结构。
图8A是根据实施例的IC器件400A的布局图，并且图8B是在图8A中示出的IC器件400A的透视图。
参考图8A和图8B，IC器件400A可以包括衬底410A、多条第一导电线420A、沟道结构430A、接触栅电极440A、多条第二导电线442A和电容器结构480。IC器件400A可以是包括VCT的存储器件。
由第一器件隔离膜412A和第二器件隔离膜414A限定的多个有源区域AC可以形成在衬底410A中。沟道结构430A可以位于每个有源区域AC中。沟道结构430A可以包括第一有源柱430A1、第二有源柱430A2和连接部分430L，第一有源柱430A1和第二有源柱430A2中的每一个在竖直方向上延伸，连接部分430L连接到第一有源柱430A1的底部分和第二有源柱430A2的底部分。第一源极/漏极区域SD1可以位于连接部分430L中，并且第二源极/漏极区域SD2可以位于第一有源柱430A1和第二有源柱430A2中的每一个的上侧。第一有源柱430A1和第二有源柱430A2中的每一个可以构成独立的单位存储单元。
多条第一导电线420A中的每一条第一导电线可以在与多个有源区域AC中的每一个有源区域相交的方向上长距离延伸。例如，多条第一导电线420A可以在第二横向方向(Y方向)上长距离延伸。多条第一导电线420A中的一条第一导电线可以位于在第一有源柱430A1和第二有源柱430A2之间的连接部分430L上。该一条第一导电线420A可以位于第一源极/漏极区域SD1上。与该一条第一导电线420A相邻的另一第一导电线420A可以位于两个沟道结构430A之间。多条第一导电线420A中的一条第一导电线可以起到两个单位存储单元中包括的公共位线的作用，该两个单位存储单元包括位于该一条第一导电线420A的两侧上的第一有源柱430A1和第二有源柱430A2。
一个接触栅电极440A可以位于在第二横向方向(Y方向)上彼此相邻的两个沟道结构430A之间。例如，接触栅电极440A可以位于一个沟道结构430A的第一有源柱430A1和与该一个沟道结构430A相邻的另一沟道结构430A的第二有源柱430A2之间。一个接触栅电极440A可以在分别位于该一个接触栅电极440A的两个侧壁上的第一有源柱430A1和第二有源柱430A2之间被共享。栅极绝缘层450A可以位于接触栅电极440A和第一有源柱430A1之间并且可以位于接触栅电极440A和第二有源柱430A2之间。多条第二导电线442A可以在接触栅电极440A的顶表面上在第一横向方向(X方向)上延伸。多条第二导电线442A可以起到IC器件400A的字线的作用。
电容器接触460A可以位于沟道结构430A上。电容器接触460A可以位于第二源极/漏极区域SD2上，并且电容器结构480可以位于电容器接触460A上。
电容器结构480可以包括参考图4A和图4B描述的多个电容器CP1、参考图5描述的多个电容器CP1A或者参考图6A和图6B描述的多个电容器CP2。
图9是根据实施例的IC器件500的存储单元阵列MCA的电路配置的电路图。
参考图9，IC器件500可以包括存储单元阵列MCA。存储单元阵列MCA可以包括在第一横向方向HD1、第二横向方向HD2和竖直方向VD上重复地布置的多个存储单元MC，第一横向方向HD1和第二横向方向HD2是彼此垂直的。
存储单元阵列MCA可以包括多个存储单元组MCG，该多个存储单元组MCG包括在第二横向方向HD2和竖直方向VD上二维地布置的多个存储单元MC。多个存储单元组MCG可以在第一横向方向HD1上重复地布置。
存储单元阵列MCA可以包括多条字线WL和多条位线BL，多条字线WL和多条位线BL构成多个存储单元MC。在一个存储单元组MCG中，多条位线BL可以在第二横向方向(HD2方向)上彼此平行地延伸并且在竖直方向(VD方向)上彼此隔开。在一个存储单元组MCG中，多条字线WL可以在竖直方向VD上彼此平行地延伸并且在第二横向方向(HD2方向)上彼此隔开。
晶体管T可以位于一条字线WL和一条位线BL之间。存储单元阵列MCA中包括的多个晶体管T中的每一个晶体管的栅极可以连接到字线WL，并且多个晶体管T中的每一个晶体管的源极可以连接到位线BL。多个晶体管T中的每一个晶体管的漏极可以连接到电容器C。
图9示出多个存储单元MC中的每一个存储单元包括一个晶体管T和一个电容器C的示例，但是发明构思不限于此。例如，多个存储单元MC中的每一个存储单元可以包括多个晶体管。
图10A和图10B是根据实施例的IC器件500的图。图10A是IC器件500的部分区域的平面图，并且图10B是图10A的区域“DX”的一些组件的局部放大透视图。在图10A和图10B中示出的IC器件500可以构成在图2中示出的IC器件10的存储单元阵列22A。
参考图10A和图10B，IC器件500可以包括多个存储单元MC，多个存储单元MC在彼此垂直的第一横向方向(X方向)和第二横向方向(Y方向)上并且在竖直方向(Z方向)上重复地布置在衬底上。多个存储单元MC中的每一个存储单元可以包括多个半导体层510，多个半导体层510在第一横向方向(X方向)上长距离延伸。多个半导体层510中的每一个半导体层可以包括在第一横向方向(X方向)上彼此隔开的第一源极/漏极区域SD1和第二源极/漏极区域SD2以及位于第一源极/漏极区域SD1和第二源极/漏极区域SD2之间的沟道区域CH。衬底可以基本上具有与参考图4A和图4B描述的衬底110相同的配置。
多个半导体层510中的每一个半导体层可以具有在竖直方向(Z方向)上在大约5nm至大约500nm的范围中的厚度。例如，多个半导体层510中的每一个半导体层可以具有在大约10nm至大约100nm的范围中选择的厚度。
多个半导体层510中的每一个半导体层可以具有柱形状，该柱形状在第一横向方向(X方向)上长距离延伸。IC器件500可以包括多条栅极线534，多条栅极线534在衬底上在竖直方向(Z方向)上长距离延伸以面向多个半导体层510中的每一个半导体层的两个侧壁。多条栅极线534可以构成在图9中示出的多条字线WL。
栅极绝缘膜532可以位于栅极线534和半导体层510的沟道区域CH之间。面向多个半导体层510中的每一个半导体层的侧壁的栅极绝缘膜532和栅极线534可以构成栅极结构GS。一个存储单元MC可以包括彼此隔开的一对栅极结构GS，半导体层510的沟道区域CH位于一对栅极结构GS之间，并且该一对栅极结构GS可以关于沟道区域CH对称地面向彼此。在IC器件500中，一个存储单元MC可以具有晶体管，该晶体管具有包括一个半导体层510和两条栅极线534的双栅极结构，两条栅极线534覆盖该一个半导体层510中包括的沟道区域CH的两个侧壁。
栅极绝缘膜532可以包括界面膜和高k电介质膜的堆叠结构。界面膜可以包括具有大约9或更小的介电常数的低k电介质材料膜，例如，氧化硅膜、氮氧化硅膜或其组合。在一些实施例中，界面膜可以省略。高k电介质膜可以包括具有比氧化硅膜高的介电常数的材料。例如，高k电介质膜可以具有大约10至大约25的介电常数。高k电介质膜可以包括氧化铪、氧化铪硅、氧化锆、氧化锆硅或其组合，但是高k电介质膜的构成材料不限于此。
多条栅极线534中的每一条栅极线可以包括掺杂半导体、金属、导电金属氮化物、导电金属碳化物或其组合。金属可以选自钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)。导电金属氮化物可以选自TiN和TaN。导电金属碳化物可以是碳化钛铝(TiAlC)。在实施例中，多条栅极线534可以包括导电阻挡膜和金属膜的堆叠结构。例如，导电阻挡膜可以包括TiN或TaN，并且金属膜可以包括钨(W)。
IC器件500可以包括在竖直方向(Z方向)上彼此交叠的多个中间绝缘膜(未示出)，多个中间绝缘膜分别逐一位于多个半导体层510之间。多个中间绝缘膜可以在竖直方向(Z方向)上与多个半导体层510彼此交叠。多个中间绝缘膜中的每一个中间绝缘膜可以包括氧化硅膜、氮化硅膜、氮氧化硅膜、含碳的氧化硅膜、含碳的氮化硅膜、含碳的氮氧化硅膜或其组合。
IC器件500可以包括电容器结构570，电容器结构570与多个半导体层510中的每一个半导体层的在第一横向方向(X方向)上的一个端部接触。电容器结构570可以包括参考图4A和图4B描述的多个电容器CP1、参考图5描述的多个电容器CP1A或参考图6A和图6B描述的多个电容器CP2。
电容器结构570可以包括电介质膜574和电极层576。电介质膜574可以基本上具有与参考图4A、图4B、图5、图6A和图6B描述的电介质膜166或266相同的结构。电极层576可以基本上具有与参考图4A、图4B、图5、图6A和图6B描述的SiGe膜162相同的结构。
多条栅极线534可以包括位于在第二横向方向(Y方向)上彼此相邻的两个半导体层510之间的两条栅极线534，并且位于两条栅极线534之间的空间可以被掩埋绝缘膜536填充。如图10A中所示，多个垂直绝缘图案540可以位于栅极线534和电容器结构570之间。多个垂直绝缘图案540可以覆盖栅极线534的在第一横向方向(X方向)上的两个侧壁以及掩埋绝缘膜536的在第一横向方向(X方向)上的两个侧壁。
位线BL可以位于第二源极/漏极区域SD2上。位线BL可以被位线掩埋绝缘膜560覆盖。位线BL和位线掩埋绝缘膜560中的每一者可以在第二横向方向(Y方向)上长距离延伸。在实施例中，位线BL可以包括掺杂多晶硅、金属、导电金属氮化物、金属硅化物或其组合。金属硅化物可以包括硅化钨、硅化钴或硅化钛。掩埋绝缘膜536、垂直绝缘图案540和位线掩埋绝缘膜560中的每一者可以包括氧化硅膜、氮化硅膜或氮氧化硅膜。
在下文中，将描述制造根据实施例的各IC器件的方法。
图11A至图11J和图12A至图12K是根据实施例的制造IC器件的方法的工艺顺序的截面图。图11A至图11J根据工艺顺序示出与沿着图3的线A-A'和B-B'截取的截面对应的部分区域的一些组件的截面图。制造在图4A至图4C中示出的IC器件100的示例方法将参考图11A至图11J和图12A至图12K进行描述。在图11A至图11J和图12A至图12K中，相同的附图标记用于表示与图4A至图4C中相同的元件，并且此处省略对其详细描述。
首先，将参考图11A至图11J描述在衬底110上形成在图4A和图4C中示出的下结构ST1的方法。
参考图11A，可以在衬底110中形成器件隔离沟槽T1，并且可以在器件隔离沟槽T1中形成器件隔离膜112。可以由器件隔离膜112在衬底110中限定多个有源区域ACT。
可以在衬底110中形成多个字线沟槽T2。多个字线沟槽T2可以在第一横向方向(X方向)上彼此平行地延伸，并且各自具有与有源区域ACT相交的线形状。为了形成多个字线沟槽T2(多个字线沟槽T2中的每一个具有台阶形成于其中的底表面)，可以通过使用单独的蚀刻工艺蚀刻器件隔离膜112和衬底110中的每一者，并且因而器件隔离膜112的蚀刻深度可以不同于衬底110的蚀刻深度。在清洁包括多个字线沟槽T2的得到的结构之后，可以在多个字线沟槽T2中的每一个字线沟槽内部依次形成栅极电介质膜116、字线118和掩埋绝缘膜120。在多条字线118形成之前或者之后，可以执行离子注入工艺以在多个有源区域ACT的各上部分中形成多个源极/漏极区域。
可以在衬底110上依次形成缓冲层122和下导电层130。可以形成缓冲层122以覆盖多个有源区域ACT的顶表面、器件隔离膜112的顶表面和多个掩埋绝缘膜120的顶表面。为了形成缓冲层122，可以在衬底110上依次形成第一氧化硅膜、氮化硅膜和第二氧化硅膜，但不限于此。下导电层130可以包括掺杂多晶硅膜。
参考图11B，在掩模图案MP1形成在下导电层130上之后，可以蚀刻通过掩模图案MP1的开口MH暴露的下导电层130、位于下方的缓冲层122、衬底110以及器件隔离膜112中的每一者的一部分，并且因而可以形成暴露衬底110的有源区域ACT的直接接触孔DCH。掩模图案MP1可以包括氧化物膜、氮化物膜或其组合，但不限于此。
参考图11C，可以从图11B的得到的结构去除掩模图案MP1，并且可以在直接接触孔DCH内部形成直接接触DC。
为了形成直接接触DC，可以形成足够厚度的掺杂多晶硅膜从而填充直接接触孔DCH。可以去除掺杂多晶硅膜的不需要的各部分，使得掺杂多晶硅膜仅仅保留在直接接触孔DCH内部。在实施例中，直接接触DC可以包括用n型掺杂剂掺杂的多晶硅膜。n型掺杂剂可以选自磷(P)、砷(As)和锑(Sb)。
参考图11D，可以在下导电层130和直接接触DC上依次形成中间导电层132、上导电层134和多个绝缘覆盖图案136。多个绝缘覆盖图案136中的每一个绝缘覆盖图案可以包括在第二横向方向(Y方向)上长距离延伸的线图案。
参考图11E，在图11D的得到的结构中，通过使用绝缘覆盖图案136作为蚀刻掩模，可以蚀刻上导电层134、中间导电层132、下导电层130和直接接触DC中的每一者的一部分，并且因而可以在衬底110上形成多条位线BL。多条位线BL可以包括下导电层130、中间导电层132和上导电层134的各个剩余部分。
在多条位线BL形成之后，可以在直接接触DC周围再次暴露直接接触孔DCH的一部分，并且可以在多条位线BL中的每两条相邻位线之间限定在第二横向方向(Y方向)上长距离延伸的线空间LS。
参考图11F，可以形成内绝缘间隔物142以共形地覆盖图11E的得到的结构的暴露表面，并且可以在内绝缘间隔物142上形成填隙绝缘图案144以填充直接接触孔DCH的剩余空间。
可以形成内绝缘间隔物142以共形地覆盖直接接触DC、下导电层130、中间导电层132、上导电层134和多个绝缘覆盖图案136中的每一者。内绝缘间隔物142可以包括氮化硅膜。可以通过使用化学气相沉积(CVD)或原子层沉积(ALD)工艺形成内绝缘间隔物142。
为了形成填隙绝缘图案144，可以通过使用CVD工艺或ALD工艺在内绝缘间隔物142上形成填隙绝缘膜，以填充直接接触孔DCH的剩余空间并且覆盖多条位线BL、多个绝缘覆盖图案136和多个直接接触DC中的每一者的侧壁。此后，可以各向同性地蚀刻填隙绝缘膜以形成填隙绝缘图案144，填隙绝缘图案144包括填隙绝缘膜的剩余部分。填隙绝缘图案144可以包括填充直接接触孔DCH的内部的部分以及在直接接触孔DCH的入口侧外部覆盖直接接触孔DCH的入口的部分。
参考图11G，可以通过使用CVD工艺或ALD工艺形成中间绝缘间隔物膜，以共形地覆盖图11F的得到的结构的暴露表面。此后，可以各向异性地蚀刻中间绝缘间隔物膜，以从中间绝缘间隔物膜形成多个中间绝缘间隔物146。
在各向异性蚀刻中间绝缘间隔物膜以形成多个中间绝缘间隔物146期间，可以去除内绝缘间隔物142的一部分和缓冲层122的一部分。结果，可以通过多个线空间LS暴露衬底110的一部分、内绝缘间隔物142的一部分和填隙绝缘图案144的一部分。多个中间绝缘间隔物146中的每一个中间绝缘间隔物可以在内绝缘间隔物142上覆盖位线BL的侧壁和绝缘覆盖图案136的侧壁。在实施例中，多个中间绝缘间隔物146可以包括氧化硅膜。
参考图11H，可以形成外绝缘间隔物148以共形地覆盖图11G的得到的结构。可以通过使用CVD工艺或ALD工艺形成外绝缘间隔物148。
参考图11I，在图11H的得到的结构中，可以在多条位线BL中的每两条相邻位线之间在由外绝缘间隔物148限定的线空间LS中彼此隔开地形成多个绝缘围栏149。因而，线空间LS可以分成多个接触空间CS。
多个绝缘围栏149中的每一个绝缘围栏可以位于字线118上在竖直方向(Z方向)上与字线118交叠。多个绝缘围栏149可以包括氮化硅膜。在实施例中，在形成多个绝缘围栏149期间，可以消耗多个绝缘覆盖图案136和与其相邻的绝缘膜的一部分，并且可以减小它们的高度。
此后，可以去除通过多个接触空间CS暴露的结构的一部分，并且因而，可以在多条位线BL之间分别形成暴露衬底110的多个有源区域ACT的多个凹陷空间R1。可以通过使用各向异性蚀刻工艺或者各向异性蚀刻工艺和各向同性蚀刻工艺的组合，形成多个凹陷空间R1。例如，在多条位线BL中的每两条相邻位线之间，可以各向异性地蚀刻在多个接触空间CS的底部暴露的外绝缘间隔物148以及衬底110的位于其下方的多个部分。结果，可以各向同性地蚀刻衬底110的有源区域ACT的多个暴露部分以形成多个凹陷空间R1。多个凹陷空间R1中的每一个凹陷空间可以连接到接触空间CS。在用于形成多个凹陷空间R1的蚀刻工艺期间，可以在与衬底110的顶表面相邻的区域中消耗内绝缘间隔物142和填隙绝缘图案144中的每一者的一部分。
可以通过多个凹陷空间R1暴露衬底110的有源区域ACT的一部分、内绝缘间隔物142的一部分和填隙绝缘图案144的一部分。在形成多个凹陷空间R1之后，保留在位线BL的两个侧壁上的内绝缘间隔物142、中间绝缘间隔物146和外绝缘间隔物148可以构成间隔物结构SP。
参考图11J，在图11I的得到的结构中，可以分别形成多个接触插塞150以填充多个凹陷空间R1和位于多条位线BL之间的多个接触空间(参考图11I中的CS)的一部分。可以在多个接触插塞150上形成多个金属硅化物膜152。在包括金属硅化物膜152的得到的结构中，可以依次形成导电阻挡膜154和金属膜156，以填充多个接触空间CS的各个剩余空间并且覆盖绝缘覆盖图案136和间隔物结构SP。
此后，可以通过去除导电阻挡膜154、金属膜156、绝缘覆盖图案136和间隔物结构SP中的每一者的一部分，形成凹陷空间R2。结果，可以获得多个导电定位焊盘LP，多个导电定位焊盘LP包括导电阻挡膜154和金属膜156的多个剩余部分。
在实施例中，在多个导电定位焊盘LP形成之后，该方法还可以包括利用空气间隔物替换形成多个中间绝缘间隔物146的氧化硅膜的至少一部分，多个中间绝缘间隔物146中的每一个中间绝缘间隔物通过凹陷空间R2暴露。
此后，可以在多个导电定位焊盘LP中的每一个导电定位焊盘周围形成填充凹陷空间R2的绝缘图案158，并且因而可以在衬底110上形成下结构ST1。在图11J中示出的多个绝缘覆盖图案136、多个间隔物结构SP、多个绝缘围栏149和绝缘图案158可以构成在图4A和图4B中示出的多个绝缘结构129。在图11J中示出的多个接触插塞150、多个金属硅化物膜152和多个导电定位焊盘LP可以构成在图4A和图4B中示出的多个导电区域LP1。
接着，将参考图12A至图12K描述制造IC器件100的示例方法，IC器件100包括位于下结构ST1上的多个电容器CP1。在图12A至图12K中，相同的附图标记用于表示与图4A至图4C相同的元件，并且此处省略对其详细描述。
参考图12A，通过使用与参考图11A至图11J描述相同的方法，可以在衬底110上形成包括多个绝缘结构129和多个导电区域LP1的下结构ST1。
此后，可以在下结构ST1上形成底绝缘膜SL，并且可以在底绝缘膜SL上形成SiGe预备膜162L。
当在后续工艺中蚀刻SiGe预备膜162L以形成多个孔(参考图12b中的162H)时，可以使用底绝缘膜SL作为蚀刻停止膜。底绝缘膜SL可以包括氮化硅(SiN)膜、氮硅化碳(SiCN)膜、氮化硅硼(SiBN)膜或其组合。
SiGe预备膜162L可以包括含量根据与衬底110的距离改变的成分。在实施例中，SiGe预备膜162L可以具有朝向衬底110逐渐减小的Ge含量。例如，SiGe预备膜162L可以包括掺杂SiGe膜，并且掺杂SiGe膜的Ge含量可以朝向衬底110逐渐减小。
掺杂SiGe膜可以包括用硼(B)原子掺杂的SiGe膜，但不限于此。在其它实施例中，SiGe预备膜162L可以包括选自氟(F)原子和氢(H)原子的至少一种掺杂剂，并且SiGe预备膜162L的该至少一种掺杂剂的含量可以朝向衬底110逐渐增大。这种情况下，SiGe预备膜162L的Ge含量可以是遍及SiGe膜162完全恒定的或者朝向衬底110逐渐减小。除了氟(F)原子和氢(H)原子之外，SiGe预备膜162L还可以包括硼(B)原子。这种情况下，SiGe预备膜162L中硼(B)原子的含量可以是遍及SiGe预备膜162L完全恒定的。SiGe预备膜162L的构成材料可以与参考图4A和图4B描述的SiGe膜162的构成材料相同。
参考图12B，在图12A的得到的结构中，可以在SiGe预备膜162L上依次形成抛光停止膜M1和掩模图案M2，并且可以通过使用掩模图案M2作为蚀刻掩模以及使用底绝缘膜SL作为蚀刻停止膜，来蚀刻抛光停止膜M1和SiGe预备膜162L。因而，可以形成包括多个孔162H的SiGe膜162。可以通过在SiGe膜162中形成的多个孔162H暴露底绝缘膜SL。
为了蚀刻SiGe预备膜162L，可以依次执行使用包括氟化合物、氯化合物、溴化合物或其组合的蚀刻气体的干法蚀刻工艺以及使用清洁溶液的湿法清洁工艺。氟化合物可以包括CF4、C4F8、C4F6、CH2F2、CHF3、SF6、NF3或其组合，但不限于此。氯化合物可以包括HCl、Cl2、SiCl4、SiHCl3、SiH2Cl2、GeCl4、GeHCl3或其组合，但不限于此。溴化合物可以包括HBr、Br2或其组合，但不限于此。清洁溶液可以包括氢氟酸(HF)、氟化铵(NH4F)或其组合，但不限于此。
如上所述，因为SiGe预备膜162L包括含量根据与衬底110的距离改变的成分，所以在通过蚀刻SiGe预备膜162L形成多个孔162H期间，SiGe预备膜162L的蚀刻量可以朝向衬底110增大。结果，在SiGe膜162中形成的多个孔162H中的每一个孔在横向方向上的宽度可以朝向衬底110逐渐增大。因此，SiGe膜162的部分区域(比如，SiGe膜162的位于多个第一电极168的两个相邻第一电极之间的部分区域)可以具有朝向衬底110逐渐减小的在横向方向上的宽度。
在实施例中，蚀刻SiGe预备膜162L的工艺可以包括依次执行干法蚀刻工艺和湿法清洁工艺。在干法蚀刻工艺中，可以形成多个预备孔，多个预备孔在横向方向上的宽度是恒定的或者朝向衬底110逐渐减小。此后，鉴于SiGe预备膜162L包括含量根据与衬底110的距离改变的成分的事实，可以通过使用清洁溶液执行湿法蚀刻工艺，该清洁溶液能够提供SiGe预备膜162L的消耗朝向衬底110增大的氛围。因而，可以去除SiGe预备膜162L的在多个预备孔内部暴露的部分。结果，可以形成在横向方向上的宽度朝向衬底110逐渐增大的多个孔162H，如图12B中所示。
在其它实施例中，蚀刻SiGe预备膜162L的工艺可以包括依次执行干法蚀刻工艺和湿法清洁工艺。鉴于SiGe预备膜162L包括含量根据与衬底110的距离改变的成分的事实，可以通过使用蚀刻气体执行干法蚀刻工艺，该蚀刻气体能够提供SiGe预备膜162L的消耗朝向衬底110增大的氛围。因而，可以形成在横向方向上的宽度朝向衬底110逐渐增大的多个孔162H，如图12B中所示。此后，可以执行湿法蚀刻工艺以去除在多个孔162H内部剩余的蚀刻副产物。
参考图12C，可以形成含导电金属的膜164L以共形地覆盖图12B的得到的结构的暴露表面，在图12B的得到的结构中形成了多个孔162H。含导电金属的膜164L的构成材料可以与参考图4A和图4B描述的含导电金属的图案164的构成材料相同。
参考图12D，在图12C的得到的结构中，可以回蚀刻含导电金属的膜164L以形成多个含导电金属的图案164。可以通过多个孔162H蚀刻底绝缘膜SL，以形成具有多个开口H1的底绝缘图案SLP。可以去除掩模图案M2以暴露抛光停止膜M1的顶表面。可以通过多个开口H1暴露多个导电区域LP1。
参考图12E，在图12D的得到的结构中，可以分别在多个孔162H内部逐一形成多个第一电介质膜166A。
在实施例中，为了形成多个第一电介质膜166A，可以形成预备第一电介质膜以共形地覆盖图12D的得到的结构的暴露表面。此后，可以回蚀刻预备第一电介质膜以通过多个开口H1暴露多个导电区域LP1。
在其它实施例中，可以省略参考图12D描述的工艺，并且直接在执行参考图12C描述的工艺之后，可以如参考图12E描述的在含导电金属的膜164L上形成预备第一电介质膜。之后，可以依次蚀刻预备第一电介质膜和含导电金属的膜164L以形成多个第一电介质膜166A，并且可以通过多个开口H1暴露多个导电区域LP1。
参考图12F，可以形成第一电极层168L以填充多个开口H1和多个孔(参考图12B中的162H)并且覆盖抛光停止膜M1的顶表面。第一电极层168L的构成材料可以与参考图4A和图4B描述的多个第一电极168的构成材料相同。
参考图12G，可以在图12F的得到的结构中回蚀刻第一电极层168L。因而，可以从第一电极层160L形成填充多个开口H1和多个孔162H的多个第一电极168。多个第一电极168的最上表面可以位于比抛光停止膜M1的最上表面低的竖直高度。
参考图12H，在图12G的得到的结构中，可以形成预备第二电介质膜166BL以覆盖多个第一电极168、多个第一电介质膜166A、多个含导电金属的图案164和多个抛光停止膜M1的各个暴露表面。预备第二电介质膜166BL的构成材料可以与参考图4A和图4B描述的多个第二电介质膜166B的构成材料相同。
参考图12I，可以通过使用抛光停止膜M1作为抛光停止部，从图12H的得到的结构的上部分抛光预备第二电介质膜166BL的一部分和抛光停止膜M1的一部分。结果，可以减小抛光停止膜M1的高度，并且可以从预备第二电介质膜166BL获得多个第二电介质膜166B。
参考图12J，可以从图12I的得到的结构中去除抛光停止膜M1以暴露SiGe膜162的顶表面。
参考图12K，在图12J的得到的结构上，可以形成外SiGe膜170以覆盖SiGe膜162和多个第二电介质膜166B。
随后，如图4A中所示，可以在外SiGe膜170上形成覆盖绝缘膜178、导电接触插塞180、上布线层186和层间绝缘膜188，并且因而可以制造在图4A至图4C中示出的IC器件100。
根据参考图11A至图11J和图12A至图12K描述的制造IC器件100的方法，可以不需要形成额外模制膜以形成多个第一电极168，并且可以通过使用第二电极PE中包括的SiGe膜162作为模制膜来形成多个第一电极168。因而，由于可以省略使用蚀刻剂的剥离工艺来去除模制膜，因此可以简化工艺，并且可以限制和/或防止在使用蚀刻剂的剥离工艺期间会出现的诸如第一电极168的不期望变形的问题。
参考图11A至图11J和图12A至图12K描述的制造IC器件100的方法可以不包括形成被配置成支撑多个第一电极168的额外支撑膜的工艺。因此，在IC器件100中，由于支撑膜引起的多个电容器CP1的平面面积增大以及导致的外SiGe膜170的平面面积增大可以被限制和/或抑制，多个电容器CP1的有效面积可以增大，并且布置在存储单元区域(参考图1中的22)中的有效单元的数目可以增大。因此，IC器件100的集成密度可以提高。
此外，在制造IC器件100时，因为通过使用第二电极PE中包括的SiGe膜162作为模制膜来形成多个第一电极168，所以在制造IC器件100的工艺期间可以限制和/或防止多个第一电极168的至少一些第一电极的偏斜。结果，可以限制和/或防止由于多个第一电极168的相邻两个第一电极之间的短路引起的故障。
尽管已经参考图11A至图11J和图12A至图12K描述了制造IC器件100的示例方法，但是将理解，通过在发明构思的范围之内对参考图11A至图11J和图12A至图12K描述的工艺应用各种调整和改变，可以制造在图5中示出的IC器件100A、在图6A和图6B中示出的IC器件200、在图7A和图7B中示出的IC器件400、在图8A和图8B中示出的IC器件400A、在图9、在图10A和图10B中示出的IC器件500以及具有各式各样地改变的结构的IC器件。
例如，为了制造在图6A和图6B中示出的IC器件200，可以执行与参考图12A至图12K描述的工艺类似的工艺。然而，在参考图12I描述的工艺中，可以从图12H的得到的结构的上部分抛光预备第二电介质膜166BL的一部分和抛光停止膜M1的一部分，并且因而可以从预备第二电介质膜166BL形成多个第二电介质膜266B。随后，通过执行参考图12J和图12K描述的工艺，可以制造在图6A和图6B中示出的IC器件200。
上文公开的元件中的一个或更多个可以包括或者实施于诸如下述的处理电路系统中：包括逻辑电路的硬件、诸如执行软件的处理器的硬件/软件组合、或者它们的组合。例如，处理电路系统更具体地可以包括，但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、芯片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
虽然已经参考发明构思的各实施例具体示出和描述了发明构思，但是将理解，在不背离所附权利要求的精神和范围的情况下，可以在形式和细节上对各实施例进行各种改变。

Claims (20)

1.一种集成电路器件，所述集成电路器件包括：
导电区域，所述导电区域位于衬底上；
第一电极，所述第一电极位于所述衬底上并且连接到所述导电区域，所述第一电极在横向方向上的宽度朝向所述衬底逐渐增大；
第二电极，所述第二电极位于所述衬底上，所述第二电极包括硅锗膜，所述硅锗膜围绕所述第一电极；以及
电介质膜，所述电介质膜位于所述第一电极和所述第二电极之间，其中
所述硅锗膜的成分的含量根据与所述衬底的距离改变。
2.根据权利要求1所述的集成电路器件，其中所述硅锗膜具有朝向所述衬底逐渐减小的锗含量。
3.根据权利要求1所述的集成电路器件，其中
所述硅锗膜还包括至少一种掺杂剂，所述至少一种掺杂剂包括氟原子和氢原子中的至少一种，并且
所述硅锗膜中所述至少一种掺杂剂的含量朝向所述衬底逐渐增大。
4.根据权利要求1所述的集成电路器件，所述集成电路器件还包括：
底绝缘图案，所述底绝缘图案在所述导电区域上在横向方向上延伸，其中
所述第一电极穿过位于所述底绝缘图案中的开口，并且
所述电介质膜的一部分位于所述第一电极和所述底绝缘图案之间。
5.根据权利要求1所述的集成电路器件，其中
所述电介质膜包括第一电介质膜和第二电介质膜，
所述第一电介质膜覆盖所述第一电极的位于所述第一电极和所述第二电极之间的侧壁，并且
所述第二电介质膜覆盖所述第一电极和所述第一电介质膜中的每一者的最上表面。
6.根据权利要求1所述的集成电路器件，其中
所述第二电极还包括位于所述电介质膜和所述硅锗膜之间的含导电金属的图案。
7.根据权利要求1所述的集成电路器件，其中
所述第二电极还包括外硅锗膜，
所述外硅锗膜覆盖所述电介质膜的最上表面和所述硅锗膜的最上表面，并且
所述外硅锗膜的锗含量是恒定的，跟与所述衬底的距离无关。
8.根据权利要求1所述的集成电路器件，其中
所述电介质膜包括第一电介质膜和第二电介质膜，
所述第一电介质膜覆盖所述第一电极的位于所述第一电极和所述第二电极之间的侧壁，并且
所述第二电介质膜覆盖所述第一电极的最上表面和所述第一电介质膜的最上表面。
9.根据权利要求1所述的集成电路器件，其中
所述电介质膜从所述第一电极的最下表面的竖直高度到所述第一电极的最上表面的竖直高度与所述第一电极的侧壁连续地接触而没有切断。
10.一种集成电路器件，所述集成电路器件包括：
衬底，所述衬底具有存储单元区域和与所述存储单元区域相邻的界面区域，所述衬底包括位于所述存储单元区域中的多个有源区域；
多个导电区域，所述多个导电区域位于所述存储单元区域中，在所述衬底上位于第一竖直高度，所述多个导电区域之中的每个导电区域连接到所述多个有源区域中的一个有源区域；以及
多个电容器，所述多个电容器位于所述存储单元区域中，在所述衬底上位于第二竖直高度，所述多个电容器分别连接到所述多个导电区域，所述第二竖直高度高于所述第一竖直高度，其中
所述多个电容器包括多个第一电极、第二电极和多个电介质膜，所述第二电极具有多个孔，所述多个第一电极容纳在所述多个孔内部，所述多个电介质膜彼此隔开并且分别逐一位于所述多个孔内部，
所述多个第一电极中的每一个第一电极具有与所述多个导电区域之中的对应导电区域接触的底表面，
所述多个第一电极中的每一个第一电极具有朝向所述衬底逐渐增大的在横向方向上的宽度，
所述第二电极包括硅锗膜，
所述硅锗膜的成分的含量根据与所述衬底的距离改变，并且
所述多个电介质膜中的每一个电介质膜围绕所述多个第一电极中的对应一个第一电极。
11.根据权利要求10所述的集成电路器件，其中所述硅锗膜具有朝向所述衬底逐渐减小的锗含量。
12.根据权利要求10所述的集成电路器件，其中
所述硅锗膜还包括至少一种掺杂剂，所述至少一种掺杂剂包括氟原子和氢原子中的至少一种，并且
所述硅锗膜中所述至少一种掺杂剂的含量朝向所述衬底逐渐增大。
13.根据权利要求10所述的集成电路器件，其中
所述第二电极还包括外硅锗膜，
所述外硅锗膜覆盖所述多个电介质膜的最上表面和所述硅锗膜的最上表面，
所述硅锗膜具有朝向所述衬底逐渐减小的锗含量，并且
所述外硅锗膜的锗含量是恒定的，跟与所述衬底的距离无关。
14.根据权利要求10所述的集成电路器件，所述集成电路器件还包括：
底绝缘图案，所述底绝缘图案在所述横向方向上在所述多个导电区域上延伸，其中
所述多个第一电极穿过位于所述底绝缘图案中的多个开口，
所述硅锗膜的最下表面接触所述底绝缘图案的顶表面，并且
在所述多个第一电极之中的彼此相邻的两个第一电极之间，所述硅锗膜从所述硅锗膜的所述最下表面到所述硅锗膜的最上表面在竖直方向上连续地延伸而没有切断。
15.根据权利要求10所述的集成电路器件，所述集成电路器件还包括：
底绝缘图案，所述底绝缘图案在所述横向方向上在所述多个导电区域上延伸，其中
所述多个第一电极穿过位于所述底绝缘图案中的多个开口，并且
所述多个电介质膜中的每一个电介质膜包括位于所述底绝缘图案和所述多个第一电极之中的对应第一电极之间的部分。
16.根据权利要求10所述的集成电路器件，其中
所述多个电介质膜中的每一个电介质膜包括：
第一电介质膜，所述第一电介质膜与所述多个第一电极之中的对应第一电极的侧壁接触，以及
第二电介质膜，所述第二电介质膜与所述多个第一电极之中的对应第一电极的最上表面接触，并且
所述第二电介质膜比所述硅锗膜更远离所述衬底。
17.根据权利要求10所述的集成电路器件，其中
所述第二电极还包括位于所述第二电极的所述多个孔内部的多个含导电金属的图案，并且
所述多个含导电金属的图案中的每一个含导电金属的图案位于所述硅锗膜和所述多个电介质膜之中的对应电介质膜之间。
18.根据权利要求10所述的集成电路器件，其中
所述第二电极还包括外硅锗膜，
所述外硅锗膜覆盖位于所述存储单元区域中的所述多个第一电极、所述多个电介质膜和所述硅锗膜中的每一者的顶表面，
所述外硅锗膜覆盖位于所述界面区域中的所述硅锗膜的侧壁，
所述外硅锗膜具有最外表面，所述最外表面构成所述多个电容器的在所述横向方向上的最外部分，并且
所述最外表面在竖直方向上呈平面状延伸，在布置有所述多个第一电极和所述硅锗膜的竖直高度区域中没有台阶。
19.根据权利要求10所述的集成电路器件，其中位于所述硅锗膜中的所述多个孔中的每一个孔的侧壁从所述多个第一电极中的每一个第一电极的最下表面的竖直高度到所述多个第一电极中的每一个第一电极的最上表面的竖直高度连续地延伸而没有切断或弯曲。
20.一种集成电路器件，所述集成电路器件包括：
衬底，所述衬底具有有源区域；
位线，所述位线位于所述衬底上；
绝缘结构，所述绝缘结构覆盖所述位线的顶表面和所述位线的侧壁；
接触结构，所述接触结构位于所述衬底上，
所述接触结构包括与所述衬底的所述有源区域接触的接触插塞、覆盖所述接触插塞的顶表面的金属硅化物膜以及覆盖所述金属硅化物膜的顶表面的导电定位焊盘，
所述接触插塞在横向方向上与所述位线相邻并且与所述位线隔开，所述绝缘结构位于所述接触插塞和所述位线之间，
所述金属硅化物膜与所述位线隔开，所述绝缘结构位于所述金属硅化物膜和所述位线之间，
所述导电定位焊盘与所述位线隔开，所述绝缘结构位于所述导电定位焊盘和所述位线之间；
第一电极，所述第一电极位于所述导电定位焊盘上，所述第一电极具有与所述导电定位焊盘的顶表面接触的底表面，所述第一电极在所述横向方向上的宽度朝向所述衬底逐渐增大；
第二电极，所述第二电极位于所述衬底上并且具有容纳所述第一电极的孔，所述第二电极包括掺杂硅锗膜，所述掺杂硅锗膜的至少一种成分的含量根据与所述衬底的距离改变；以及
电介质膜，所述电介质膜位于所述掺杂硅锗膜的孔内部，所述电介质膜位于所述第一电极和所述第二电极之间，其中
在所述掺杂硅锗膜中，所述至少一种成分包括锗原子、氟原子和氢原子中的至少一种。
CN202310855953.5A 2022-08-24 2023-07-12 集成电路器件 Pending CN117637714A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0106349 2022-08-24
KR1020220106349A KR20240028181A (ko) 2022-08-24 2022-08-24 집적회로 소자

Publications (1)

Publication Number Publication Date
CN117637714A true CN117637714A (zh) 2024-03-01

Family

ID=89996107

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310855953.5A Pending CN117637714A (zh) 2022-08-24 2023-07-12 集成电路器件

Country Status (3)

Country Link
US (1) US20240074149A1 (zh)
KR (1) KR20240028181A (zh)
CN (1) CN117637714A (zh)

Also Published As

Publication number Publication date
KR20240028181A (ko) 2024-03-05
US20240074149A1 (en) 2024-02-29

Similar Documents

Publication Publication Date Title
US9196630B2 (en) Semiconductor devices having carbon-contained porous insulation over gate stack structures
US7663188B2 (en) Vertical floating body cell of a semiconductor device and method for fabricating the same
US9548300B2 (en) Semiconductor device including capacitor and method for manufacturing the same
US11367726B2 (en) Vertical digit lines for semiconductor devices
US10128252B2 (en) Semiconductor device
CN110896075B (zh) 集成电路存储器及其制备方法
TW202125771A (zh) 記憶裝置及其製造方法
KR20200037087A (ko) 개선된 강유전체 랜덤 액세스 메모리(FeRAM)에 관한 방법 및 구조
US11538809B2 (en) Metal insulator semiconductor (MIS) contact in three dimensional (3D) vertical memory
US11641732B2 (en) Self-aligned etch back for vertical three dimensional (3D) memory
US11569171B2 (en) Semiconductor memory device including wiring contact plugs
US11784122B2 (en) Integrated circuit device and method of manufacturing the same
US11711915B2 (en) Semiconductor devices and methods for fabricating thereof
KR20210050686A (ko) 반도체 장치 및 이의 제조 방법
KR20120131780A (ko) 반도체 소자의 제조 방법
CN115662991A (zh) 半导体器件
US20240074149A1 (en) Integrated circuit device
CN114975447A (zh) 半导体器件及其制造方法
US20240213302A1 (en) Integrated circuit device
US20220223604A1 (en) Semiconductor structure having composite mold layer
TWI818247B (zh) 積體電路裝置
US11469230B2 (en) Vertically separated storage nodes and access devices for semiconductor devices
US20240064966A1 (en) Vertically stacked storage nodes and access devices with horizontal access lines
US20240074148A1 (en) Semiconductor device
CN116761424A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication