CN115650153A - 基于栅极调控的硅纳米线阵列式加速度计及其加工工艺 - Google Patents

Abstract

本发明涉及基于栅极调控的硅纳米线阵列式加速度计及其加工工艺。硅纳米线阵列式加速度计包括硅纳米线阵列、氮化硅薄膜、质量块、金电极、栅极和硅基底。当加速度计受到外界的加速度作用时，质量块位移会使得硅纳米线发生形变，硅纳米线形变会导致电导发生变化，进而输出变化的信号；同时，栅极能够调制硅纳米线阵列沟道，进而寻找出器件的最佳工作点。另外，本发明工艺简单、成本低廉。

Description

基于栅极调控的硅纳米线阵列式加速度计及其加工工艺

技术领域

本发明属于加速度计技术领域，具体涉及基于栅极调控的硅纳米线阵列式加速度计及其加工工艺。

背景技术

硅纳米线是一种新型的一维纳米材料，外界环境的微妙变化就能够引起材料本身性质的剧烈变化，这样的特性使得硅纳米线器件具有很高的灵敏性。但是，硅纳米线器件的硅纳米线沟道无法根据实际应用场景进行适应性调整。

发明内容

本发明的目的是针对上述问题，提供基于栅极调控的硅纳米线阵列式加速度计及其加工工艺。

为了实现以上目的，本发明采用以下技术方案：

基于栅极调控的硅纳米线阵列式加速度计的加工工艺，包括以下步骤：

S1、选取一块(111)型SOI硅片，在其顶层硅表面制备一层氮化硅薄膜，形成致密的介质掩膜层；

S2、在介质掩膜层中光刻三角形图案阵列，并刻蚀各三角形图案处的氮化硅，形成三角形窗口阵列；

S3、对三角形窗口阵列处的硅进行干法刻蚀，一直刻蚀到SOI硅片的氧化层，制得深度一致的竖直三角形阵列槽；其中，竖直三角形阵列槽为以三个竖直三角形槽周向均匀分布为阵列单元的阵列结构；

S4、采用干法刻蚀刻蚀竖直三角形阵列槽下的氧化层，接着再刻蚀底层硅，去除光刻胶；

S5、将经过步骤S4处理之后的竖直三角形阵列槽进行各向异性湿法腐蚀，形成每个侧壁均属于{111}晶面族的六边形腐蚀槽，且相邻的六边形腐蚀槽之间形成单晶硅墙壁结构，每三个相互相邻的六边形腐蚀槽中间出现相对的锥体结构，且100晶向的底层硅出现的腐蚀槽将顶层硅上的锥体结构释放，构成质量块；

S6、基于自限制热氧化工艺对硅片热氧化，单晶硅纳米墙壁的顶部中央位置形成单晶硅纳米线，得到硅纳米线阵列；

S7、在芯片的适当位置刻蚀氮化硅形成方形窗口，对方形窗口硼离子注入后再进行退火，之后制作正、负电极；

S8、在悬空的氮化硅薄膜上制备栅极；栅极用于调节硅纳米线阵列的沟道；

S9、在芯片的适当位置制作隔离沟道以实现正、负极的物理隔绝；

S10、去除被氧化的单晶硅纳米墙壁，释放整个结构。

作为优选方案，所述阵列单元中的三个竖直三角形槽的分布为两个位于同一行、剩余的一个位于另一行。

作为优选方案，相邻阵列单元共用二个竖直三角形槽，四个竖直三角形槽的分布为两个位于同一行、另两个位于另一行。

作为优选方案，所述阵列单元的数量为2-1000。

作为优选方案，所述氮化硅薄膜的厚度为50nm-5μm。

作为优选方案，所述单晶硅纳米墙壁结构的宽度小于1μm。

作为优选方案，所述单晶硅纳米线的宽度为10-800nm。

作为优选方案，所述栅极位于硅纳米线的正上方。

作为优选方案，所述栅极的宽度为1-20μm。

本发明还提供如上任一项方案所述的加工工艺加工得到的硅纳米线阵列式加速度计。

与现有技术相比，本发明的有益效果为：

本发明由氮化硅薄膜和硅纳米线阵列支撑起的多个质量块作为加速度计的核心结构，整体器件呈现梳齿状，在加速度计工作时，多根硅纳米线上的信号相互叠加，使得输出信号强度高且稳定。同时，本发明在加速度计上制备了栅极，栅极通过调节硅纳米线阵列沟道，进而寻找出器件的最佳工作点。

本发明的硅纳米线加速度计由于硅纳米线和质量块结构的特殊设计，加速度计即使在受到较小加速度作用下时，仍能使硅纳米线的形变量较大，提高陀螺仪的输出灵敏度。

附图说明

图1A是在顶层硅上制作氮化硅薄膜示意图；

图1B是在硅片上制作三角形阵列槽的示意图；

图1C是湿法腐蚀三角形阵列槽形成硅纳米薄壁阵列的示意图；

图1D是硅纳米薄壁热氧化形成硅纳米线示意图；

图1E是释放完整个结构后硅纳米线支撑质量块的侧面示意图；

图1F是本发明基于实例一的可栅极调控的硅纳米线阵列加速度计示意图；

图2是本发明基于实例二的可栅极调控的硅纳米线阵列加速度计示意图；

图3是本发明基于实例三的可栅极调控的硅纳米线阵列加速度计示意图；

图4A、图4B、图5和图6是湿法腐蚀三角形槽后的照片。

具体实施方式

为了更清楚地说明本发明实施例，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

本发明的基于栅极调控的硅纳米线阵列式加速度计，包括硅纳米线、氮化硅薄膜、质量块、金电极、栅极以及硅基底，金电极和栅极在体硅上。硅纳米线有特殊的保护结构，栅极是可调控硅纳米线阵列沟道的。硅纳米线阵列加速度计的核心结构是由氮化硅薄膜和多根硅纳米线支撑起多个质量块组成，且整个结构呈现梳齿型。

具体地，基于栅极调控的硅纳米线阵列式加速度计的加工工艺，包括以下步骤：

S1.选取一块(111)型SOI硅片，在其顶层硅表面制备一层氮化硅薄膜，形成致密介质掩膜层。通过光刻工艺在介质掩膜层中形成三角形图案阵列，同时进行RIE工艺，刻蚀三角形阵列图形处的氮化硅，形成三角形窗口阵列。

S2.对步骤S1中的三角形窗口阵列处的硅进行干法刻蚀，一直刻蚀到SOI硅片的氧化层，制备出深度一致的竖直三角形阵列槽。

S3.采用干法刻蚀刻蚀掉步骤S2竖直三角形阵列槽下的氧化硅层，紧接着再刻蚀底层硅。

S4.去除光刻胶，然后将步骤S3中的三角形阵列槽进行各向异性湿法腐蚀，形成每个侧壁均属于{111}晶面族的六边形腐蚀槽，且相邻的六边形腐蚀槽之间形成单晶硅墙壁结构，每三个相互相邻的六边形腐蚀槽中间出现相对的锥体结构。与此同时，100晶向的底层硅出现一个大的腐蚀槽将顶层硅上的锥体结构释放。

S5.基于自限制热氧化工艺对硅片热氧化，单晶硅纳米墙壁的顶部中央位置形成单晶硅纳米线。

S6.在芯片的适当位置刻蚀氮化硅形成方形窗口，对方形窗口硼离子注入后再进行退火，之后在该区域制作金电极。然后在悬空的氮化硅薄膜上制备栅极。

S7.在芯片的适当位置制作隔离沟道以实现器件正负极的物理隔绝。

S8.用BOE(buffer oxide etching solution)去除氧化硅墙壁阵列，释放整个结构。

作为优选实施方式，步骤S1中的氮化硅薄膜是用低应力CVD薄膜生长技术制备出的且氮化硅薄膜的厚度在50nm-5μm之间。

作为优选实施方式，步骤S1中的三角形图案阵列由两个基本单元组成，第一个基本单元是一个三角形在上，两个三角形在下；第二个基本单元是两个三角形在上，一个三角形在下。两个基本单元依次排列，由1-1000个这样的排列组成三角形阵列。同时也要指出，三角形阵列也可以由任意其中一个基本单元单独组成。

作为优选实施方式，步骤S2中对三角形阵列窗口的干法刻蚀是刻蚀到(111)型SOI硅片的氧化层，制备出深度一致为1-100μm的竖直三角形槽。

作为优选实施方式，步骤S3中刻蚀氧化硅的深度等于氧化硅层的厚度，刻蚀底层硅的深度为1-100μm。

作为优选实施方式，步骤S4中湿法腐蚀的溶液是10-100℃、10-80wt％的KOH溶液，湿法腐蚀时间为5分钟-10分钟。

作为优选实施方式，步骤S4中的形成的单晶硅薄壁结构的宽度小于1μm。

作为优选实施方式，步骤S5中形成的单晶硅纳米线的宽度为10-800nm。

作为优选实施方式，步骤S6中的离子注入工艺，离子注入能量为5-100KeV，离子注入计量为0.1E15cm^-2-10E15cm^-2,退火温度为200-4000℃，退火时间为5分钟-10小时。

作为优选实施方式，步骤S6中的栅极的宽度为1-20μm，栅极的位置位于硅纳米线的正上方，每根硅纳米线上都覆盖有栅极；

作为优选实施方式，步骤S6中的栅极可以调节硅纳米线沟道载流子浓度，进而找到加速度计的最佳工作点。

作为优选实施方式，步骤S7中的隔离沟道是将硅片刻蚀到底层硅中制作出来的。

作为优选实施方式，步骤S8中释放出的单晶硅纳米线以步骤S6制作的栅极为特殊的保护结构。

当加速度计受到外界的加速度作用时，质量块上下位移会使得硅纳米线发生形变，硅纳米线的形变会改变其电导，进而改变输出信号。同时硅纳米线阵列加速度计的栅极能够调制硅纳米线阵列沟道载流子浓度，进而找到加速度计的最佳工作点。

以下通过具体实施例进行详细说明：

实施例一：

如图1A至图1F所示，为基于SOI材料可栅极调控硅纳米线阵列加速度计的制备流程，包括：

1.首先准备一块底层硅为100型的(111)型SOI硅片，在其顶层硅2表面用低应力CVD薄膜生长技术制备一层厚度为50nm-5μm的氮化硅薄膜1，形成致密的介质掩膜层，如图1A所示。

2.通过光刻工艺在介质掩膜层形成三角形图案阵列，该三角形图案阵列由两个基本单元组成，第一个基本单元是一个三角形在上，两个三角形在下；第二个基本单元是两个三角形在上，一个三角形在下；两个基本单元依次排列，由1-1000个这样的排列组成三角形图案阵列5。对三角形图案阵列进行RIE工艺，刻蚀掉图案处的氮化硅层1，形成三角形阵列窗口。然后对三角形阵列窗口进行干法刻蚀，将顶层硅2刻蚀掉，刻蚀深度为1-100μm；然后再向下干法刻蚀刻蚀掉SOI硅片的氧化硅层3；紧接着再向下刻蚀底层硅4约1-100μm，制备出深度一致的竖直三角形阵列槽。如图1B和图1E所示。

3.去除光刻胶，然后在10-100℃、10-80wt％的KOH溶液中，对步骤2中的三角形槽阵列进行各项异性湿法腐蚀，形成每个侧壁均属于{111}晶面族的六边形腐蚀槽6，如图1C、4A和4B所示。且相邻的六边形腐蚀槽之间形成预设宽度小于1μm的单晶硅薄壁7结构，每三个相互相邻的六边形腐蚀槽中间出现两个相对的锥体结构，这两个相对且相连的锥体结构整体就是加速度计的质量块9。与此同时，100晶向的底层硅出现一个大的腐蚀槽10将顶层硅上的椎体结构释放。如图1C和图1E所示。

4.基于自限制热氧化工艺对硅片热氧化，单晶硅薄壁7的顶部正中央会形成单晶硅纳米线8。如图1D所示。

5.在器件的左下角和右下角刻蚀氮化硅层1形成方形窗口，对方形窗口硼离子注入后再进行退火，离子注入能量为5-100KeV，离子注入计量为0.1E15cm^-2-10E15cm^-2,退火温度为200-4000℃，退火时间为5分钟-10小时，之后在该区域制作金电极12；然后在悬空的氮化硅薄膜上制备栅极，栅极位于硅纳米线的正上方，且每根硅纳米线上都覆盖有栅极。在硅片的适当位置将硅片刻蚀到底层硅制作隔离沟道，以实现器件正负极的物理隔绝。如图1F所示。

6.最后用BOE(buffer oxide etching solution)去除氧化硅墙壁阵列，释放整个结构，使质量块和硅纳米线悬空。

实施例二：

本实施例与实施例一在制备流程和制备工艺上基本相同，但在器件结构上略有不同，如图2和图5所示，本实施例刻蚀的三角形阵列与实施例一不同，本实施例的三角形阵列是以一个三角形在上，两个三角形在下为一个基本单元，由若干个这样的基本单元组成实例二的三角形阵列。

另外，在制作隔离沟道时也与实施例一不同，本实施例在每两个单元之间的右下三角形与左下三角形之间开通隔离沟道；每个单元内的上三角和右下三角形制作隔离沟道。

在制备栅极时也略有不同，本实施例在基本单元内部制作了隔离沟道，因此，栅极只需要覆盖两根硅纳米线即可。

其他可以参考实施例1。

实施例三：

本实施例与实施例一在制备流程和制备工艺上基本相同，但在器件的结构上不同，如图3和图6所示，本实施例刻蚀形成的三角形阵列与实施例一不同，本实施例的三角形阵列是以两个三角形在上，一个三角形在下为一个基本单元，由若干个这样的基本单元组成实例三中的三角形阵列；

在制作隔离沟道时也与实施例一不同，在每两个基本单元之间的右下方三角形和左下方三角形之间制作隔离沟道，然后在每个基本单元内部的右上方三角形和下方三角形之间制作隔离沟道。

在制备栅极时也略有不同，本实施例由于在基本单元内部制作了隔离沟道，因此，栅极只需要覆盖两根硅纳米线即可。

其他可以参考实施例1。

以上所述仅是对本发明的优选实施例及原理进行了详细说明，对本领域的普通技术人员而言，依据本发明提供的思想，在具体实施方式上会有改变之处，而这些改变也应视为本发明的保护范围。

Claims (10)

1.基于栅极调控的硅纳米线阵列式加速度计的加工工艺，其特征在于，包括以下步骤：

S1、选取一块(111)型SOI硅片，在其顶层硅表面制备一层氮化硅薄膜，形成致密的介质掩膜层；

S2、在介质掩膜层中光刻三角形图案阵列，并刻蚀各三角形图案处的氮化硅，形成三角形窗口阵列；

S3、对三角形窗口阵列处的硅进行干法刻蚀，一直刻蚀到SOI硅片的氧化层，制得深度一致的竖直三角形阵列槽；其中，竖直三角形阵列槽为以三个竖直三角形槽周向均匀分布为阵列单元的阵列结构；

S4、采用干法刻蚀刻蚀竖直三角形阵列槽下的氧化层，接着再刻蚀底层硅，去除光刻胶；

S5、将经过步骤S4处理之后的竖直三角形阵列槽进行各向异性湿法腐蚀，形成每个侧壁均属于{111}晶面族的六边形腐蚀槽，且相邻的六边形腐蚀槽之间形成单晶硅墙壁结构，每三个相互相邻的六边形腐蚀槽中间出现相对的锥体结构，且100晶向的底层硅出现的腐蚀槽将顶层硅上的锥体结构释放；

S6、基于自限制热氧化工艺对硅片热氧化，单晶硅纳米墙壁的顶部中央位置形成单晶硅纳米线，得到硅纳米线阵列；

S7、在芯片的适当位置刻蚀氮化硅形成方形窗口，对方形窗口硼离子注入后再进行退火，之后制作正、负电极；

S8、在悬空的氮化硅薄膜上制备栅极；栅极用于调节硅纳米线阵列的沟道；

S9、在芯片的适当位置制作隔离沟道以实现正、负极的物理隔绝；

S10、去除被氧化的单晶硅纳米墙壁，释放整个结构。

2.如权利要求1所述的加工工艺，其特征在于，所述阵列单元中的三个竖直三角形槽的分布为两个位于同一行、剩余的一个位于另一行。

3.如权利要求1所述的加工工艺，其特征在于，相邻阵列单元共用二个竖直三角形槽，四个竖直三角形槽的分布为两个位于同一行、另两个位于另一行。

4.如权利要求2或3所述的加工工艺，其特征在于，所述阵列单元的数量为2-1000。

5.如权利要求1所述的加工工艺，其特征在于，所述氮化硅薄膜的厚度为50nm-5μm。

6.如权利要求1所述的加工工艺，其特征在于，所述单晶硅纳米墙壁结构的宽度小于1μm。

7.如权利要求1所述的加工工艺，其特征在于，所述单晶硅纳米线的宽度为10-800nm。

8.如权利要求1所述的加工工艺，其特征在于，所述栅极位于硅纳米线的正上方。

9.如权利要求1所述的加工工艺，其特征在于，所述栅极的宽度为1-20μm。

10.如权利要求1-9任一项所述的加工工艺加工得到的硅纳米线阵列式加速度计。

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