CN115420906A - 基于硅纳米线阵列的加速度计及其制备方法 - Google Patents

基于硅纳米线阵列的加速度计及其制备方法 Download PDF

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Abstract

本发明涉及基于硅纳米线阵列的加速度计及其制备方法。该硅纳米线阵列加速度计包括硅纳米线敏感单元、氮化硅薄膜、质量块、金电极以及硅基底。本发明将众多硅纳米线并联排布在两个电极之间，器件整体呈现梳齿状；在硅纳米线阵列加速度计工作时，多条硅纳米线上的信号相互叠加，使输出信号更强更稳定。本发明采用单晶硅纳米线替代传统的压敏电阻作为敏感单元，由于硅纳米线压阻系数比压敏电阻压阻系数高，使得本发明的加速度计具有更高的灵敏度。另外，本发明制备工艺简单，成本低廉，可实现大规模制作。

Description

基于硅纳米线阵列的加速度计及其制备方法
技术领域
本发明属于MEMS传感器技术领域，具体涉及一种基于硅纳米线阵列的加速度计及其制备方法。
背景技术
微机电系统(micro-electrical mechanical system，MEMS)也称微电子机械系统或微系统，是利用微机械加工技术和集成电路制造技术将微结构、微传感器、微执行器、控制处理电路等集成在一起的微型系统。微机电系统具有微型化、集成化、成本化、性能高、可大批量生产等优点，广泛应用于汽车电子、消费电子、航空航天、地质勘探等领域。
硅纳米线是一种很小的导电通道，且微小的外力就可以使硅纳米线发生形变，进而改变硅纳米线的电导。因此，使用硅纳米线制备的加速度计具有很高的灵敏性。
但是，硅纳米线器件产生的电流信号大多在纳安级别，对信号的有效采集是一大难题。
发明内容
本发明的目的是针对上述问题，提供一种基于硅纳米线阵列的加速度计及其制备方法，将众多硅纳米线并联在两个电极之间，多条硅纳米线上的信号相互叠加，使输出信号更强更稳定。
为了实现以上目的，本发明采用以下技术方案：
一种基于硅纳米线阵列的加速度计的制备方法，其特征在于，包括以下步骤：
S1、在SOI硅片的顶层硅表面制备氮化硅薄膜，形成介质掩膜层；
S2、在介质掩膜层转移小三角形阵列图案，并刻蚀三角形处的氮化硅，以形成小三角形阵列窗口；接着对小三角形阵列窗口处的顶层硅进行干法刻蚀，制得深度相同的竖直小三角形槽，以形成小三角形阵列槽，然后去除光刻胶；
S3、基于自限制热氧化工艺对小三角形阵列槽进行氧化；
S4、在介质掩膜层转移大三角形阵列图案，并刻蚀三角形处的氮化硅，以形成大三角形阵列窗口；接着对大三角形阵列窗口处的顶层硅进行干法刻蚀，制得深度相同的竖直大三角形槽，以形成大三角形阵列槽，然后去除光刻胶；
其中，小三角形阵列槽与大三角形阵列槽构成以三个竖直大三角形槽围合区域的中部具有一个竖直小三角形槽为阵列单元的阵列结构；
S5、对大三角形阵列槽的各竖直大三角形槽进行各项异性湿法腐蚀，形成六边形腐蚀槽阵列；其中，相邻两个六边形腐蚀槽之间形成单晶硅薄壁结构；同一阵列单元的三个六边形腐蚀槽中间出现相对的锥体结构，即质量块；
S6、基于自限制热氧化工艺对硅片进行氧化后，所有单晶硅薄壁结构的顶部中央位置都形成单晶硅纳米线；
S7、在硅片的适当位置刻蚀氮化硅形成方形窗口，对方形窗口硼离子注入后再进行退火，之后制作正、负电极；
S8、在硅片的适当位置制作隔离沟道，以正、负电极的物理隔绝；
S9、去除被氧化的单晶硅薄壁结构，释放整个结构。
作为优选方案，所述阵列单元中的三个竖直大三角形槽的分布为两个位于同一行、剩余的一个位于另一行。
作为优选方案，相邻阵列单元共用二个竖直大三角形槽，四个竖直大三角形槽的分布为两个位于同一行、另两个位于另一行。
作为优选方案，所述氮化硅薄膜是采用低应力CVD薄膜生长技术制得。
作为优选方案，所述小三角形窗口替换为圆形或正方形。
作为优选方案，所述湿法腐蚀的溶液是10-100℃、10-80wt％的KOH溶液，湿法腐蚀时间为5分钟-10小时。
作为优选方案，所述单晶硅薄壁结构的预设宽度小于1μm。
作为优选方案，所述单晶硅纳米线的宽度为10-800nm。
作为优选方案，所述离子注入的工艺参数包括离子注入能量为5-100KeV，离子注入计量为0.1E15cm-2-10E15cm-2，退火温度为200-4000℃，退火时间为5分钟-10小时。
本发明还提供如上任一项方案所述的制备方法制得的基于硅纳米线阵列的加速度计。
与现有技术相比，本发明的有益效果是：
本发明将众多硅纳米线并联排布在两个电极之间，器件整体呈现梳齿状。在硅纳米线阵列加速度计工作时，多条硅纳米线上的信号相互叠加，使输出信号更强更稳定。
本发明的基于硅纳米线阵列的加速度计的核心结构是由氮化硅薄膜和多根硅纳米线支撑起的多个质量块构成，不仅实现了器件结构上的创新，且目前的硅纳米线结构器件，大多缺乏对硅纳米线的保护措施，硅纳米线容易发生断裂的现象，器件缺乏长期稳定性；另外，本发明巧妙地保留氮化硅薄膜，使其可以保护硅纳米线，防止硅纳米线因各种原因断裂，极大地提高了器件的成品率。
本发明的硅纳米线加速度计由于硅纳米线和质量块结构的特殊设计，使得加速度计在加速度值较大的情况下仍能正常工作，可实现超大量程的加速度计的制备。
本发明采用单晶硅纳米线替代传统的压敏电阻作为敏感单元，由于硅纳米线压阻系数比压敏电阻压阻系数高，使得本发明的加速度计具有更高的灵敏度。另外，本发明制备工艺简单，成本低廉，可实现大规模制作。
附图说明
图1A是在顶层硅上制作氮化硅薄膜示意图；
图1B是在硅片上制作大、小三角形腐蚀槽示意图；
图1C是湿法腐蚀大三角形阵列槽形成倾斜的六边形腐蚀槽示意图；
图1D是硅纳米薄壁热氧化形成硅纳米线示意图；
图1E是释放整个结构后硅纳米线支撑质量块的侧面示意图；
图1F是基于实例一的硅纳米线阵列加速度计的示意图；
图2是基于实例二的硅纳米线阵列加速度计的示意图；
图3是基于实例三的硅纳米线阵列加速度计的示意图；
图4A、图4B、图5和图6是湿法腐蚀大三角形槽后的照片。
具体实施方式
为了更清楚地说明本发明实施例，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
本发明的基于硅纳米线阵列的加速度计包括硅纳米线、氮化硅薄膜、质量块、金电极、隔离沟道以及SOI硅基底。
本发明的基于硅纳米线阵列的加速度计的核心结构是由氮化硅薄膜和多根硅纳米线支撑起的多个质量块构成。
当加速度计受到外界的加速度作用时，质量块会上下移动产生位移，质量块的移动会使得硅纳米线发生形变，形变会改变硅纳米线的电导，进而造成信号的变化，通过金电极将信号输出出去。
本发明的基于硅纳米线阵列的加速度计的制备方法，包括以下步骤：
S1.选取一块(111)型SOI硅片，在其顶层硅表面制备一层氮化硅薄膜，形成致密介质掩膜层，通过光刻工艺转移多个小三角形图案，同时进行RIE工艺，刻蚀小三角形图形处的氮化硅，以形成小三角形阵列窗口。
S2.对步骤S1所述的小三角形阵列窗口处的硅进行干法刻蚀，制备出多个深度一致的竖直三角形槽，形成小三角形阵列槽，然后去除光刻胶。
S3.基于自限制热氧化工艺对步骤S2所述的小三角形阵列槽进行氧化。
S4.再次通过光刻工艺在步骤S1中生成的介质掩膜层中形成大三角形阵列窗口。
S5.对步骤S4所述的大三角形阵列窗口处的硅进行干法刻蚀，一直刻蚀到SOI硅片的氧化层，制备出深度一致的竖直三角形阵列槽。
S6.去除光刻胶，然后将步骤S5中的大三角形阵列槽进行各项异性湿法腐蚀，形成每个侧壁均属于{111}晶面族的六边形阵列腐蚀槽，相邻两个六边形腐蚀槽之间形成单晶硅薄壁结构，每三个互相相邻的六边形腐蚀槽中间出现相对的类锥体结构。
S7.基于自限制热氧化工艺对硅片进行氧化后，所有单晶硅纳米墙壁的顶部中央位置都形成单晶硅纳米线。
S8.在芯片的适当位置刻蚀氮化硅形成方形窗口，对方形窗口硼离子注入后再进行退火，之后再在该区域制作金电极。
S9.在硅片的适当位置制作隔离沟道，以实现器件正负极的物理隔绝。
S10.用BOE(buffer oxide etching solution)去除步骤S7被氧化的单晶硅纳米薄壁，释放整个结构。
其中，步骤S1中的氮化硅薄膜是用低应力CVD薄膜生长技术制备的且氮化硅薄膜的厚度为50nm-5μm。
其中，步骤S1所形成的小三角形窗口的边长为1-50μm且这个窗口也可以是诸如圆形、正方形等图案。
其中，步骤S2中的竖直小三角形槽的深度均为1-100μm。
其中，步骤S3中的氧化深度为100nm-20μm。
其中，步骤S4中的大三角形阵列由两个基本单元组成，第一个基本单元是一个三角形在上，两个三角形在下；第二个基本单元是两个三角形在上，一个三角形在下。两个基本单元依次排列，由1-1000个这样的排列组成大三角形阵列。同时也要指出，大三角形阵列也可以由任意其中一个基本单元单独组成。
其中，步骤S5中的竖直大三角形阵列槽的深度一致且均为1-100μm。
其中，步骤S6中湿法腐蚀的溶液是10-100℃、10-80wt％的KOH溶液，湿法腐蚀时间为5分钟-10小时。
其中，步骤S6中的形成的单晶硅薄壁结构的预设宽度小于1μm。
其中，步骤S7中形成的单晶硅纳米线的宽度为10-800nm。
其中，步骤S8中的离子注入工艺，离子注入能量为5-100KeV，离子注入计量为0.1E15cm-2-10E15cm-2,退火温度为200-4000℃，退火时间为5分钟-10小时。
其中，步骤S9的隔离沟道是将硅片刻蚀到底层硅中制作的。
其中，步骤S10释放出的单晶硅纳米线以步骤S1中生成的氮化硅薄膜为特殊的保护结构。
下面列举三个具体实施例对上述方案进行详细说明：
实施例1：
本实施例的基于硅纳米线阵列的加速度计的制备方法，包括以下步骤：
1.首先选取一块底层硅为100型的(111)型SOI硅片，在所述硅片顶层硅2表面用低应力CVD薄膜生长技术制备一层厚度为50nm-5μm的氮化硅薄膜1，形成致密介质掩膜层，如图1A所示。通过光刻工艺转移小三角形图案阵列14,对小三角形图案阵列14进行RIE工艺，刻蚀图案处的氮化硅，形成小三角形阵列窗口，单个三角形窗口的边长为1-50μm，对小三角形阵列窗口处的硅进行干法腐蚀，制备出深度一致且均为1-100μm的竖直三角形阵列槽。去除光刻胶，并基于自限制热氧化工艺对竖直三角形阵列槽氧化100nm-20μm。如图1B所示。
2.通过光刻工艺在氮化硅层1形成大三角形阵列窗口5，该大三角形阵列由两个基本单元组成，第一个基本单元是上面一个三角形，下面两个三角形；第二个基本单元是下面两个三角形，上面一个三角形，这两个基本单元依次交叉放置就组成了本实例一中的大三角形阵列。对大三角形阵列5窗口进行干法刻蚀，一致刻蚀到硅片的氧化硅层3，制备出深度一致且均为1-100μm的竖直大三角形槽，并去除光刻胶。如图1B、图4A和图4B所示。
3.在10-100℃、10-80wt％的KOH溶液中，对硅片进行各项异性湿法腐蚀，腐蚀时间为5分钟-10小时，步骤2中的大三角形阵列5槽会被腐蚀成每个侧壁均属于{111}晶面族的六边形腐蚀槽6，相邻两个六边形腐蚀槽6之间形成预设宽度小于1μm的单晶硅薄壁结构7，每三个相互相邻的腐蚀槽中间出现两个相对的类锥体结构，这个位于上方的类锥体就是硅纳米线阵列加速度计的质量块9(其中，质量块的悬空需要两个过程，一个是小三角形打断，另一个是后续的BOE去除被氧化的单晶硅薄壁结构彻底打断，实现质量块的悬空)，如图1C和图1E所示。
4.基于自限制热氧化工艺对硅片进行氧化后，所有单晶硅纳米墙壁7的顶部正中央都会形成单晶硅纳米线8。如图1D所示。
5.在芯片的左上角和右下角分别刻蚀氮化硅层1形成方形窗口，对方形窗口硼离子注入后再进行退火，离子注入能量为5-100KeV，离子注入计量为0.1E15cm-2-10E15cm-2,退火温度为200-4000℃，退火时间为5分钟-10小时，之后在该区域制作金电极12。在硅片的适当位置把硅片刻蚀到氧化层以制作器件隔离沟道11，实现器件正负极的物理隔绝。如图1F所示。
6.用BOE(buffer oxide etching solution)去除步骤3中被氧化的单晶硅纳米墙壁，释放出整个结构。
实施例2：
本实施例的制备方法与实施例1的不同之处在于：
在制备流程上基本一致，但在器件结构上略有不同，如图2和图5所示。在步骤2中形成的三角形阵列与实施例1的不同，本实施例的三角形阵列是以一个三角形在上、两个三角形在下为一个基本单元，由若干个这样的基本单元组成本实例的三角形阵列；在制作隔离沟道时也不同，本实施例在基本单元与基本单元之间和基本单元内部都制作了隔离沟道，在每两个相邻的基本单元的右下角三角形和左下角三角形之间制作了隔离沟道，在每个基本单元内部的上三角形和右下三角形之间制作了隔离沟道；
其他可以参考实施例1。
实施例3：
本实施例的制备方法与实施例1的不同之处在于：
在制备流程上基本一致，但在器件结构上不同，如图3和图6所示，在步骤2中的形成的三角形阵列与实施例1的不同，本实施例的三角形阵列是以两个三角形在上、一个三角形在下为一个基本单元，由若干个这样的基本单元组成本实例的三角形阵列；另外，在制作隔离沟道时也不同，本实施例在基本单元与基本单元之间和基本单元内部都制作了隔离沟道，在每两个相邻的基本单元的右上角三角形和左上角三角形之间制作了隔离沟道，在每个基本单元内部的下三角形和右上三角形之间制作了隔离沟道；
其他可以参考实施例1。
以上所述仅是对本发明的优选实施例及原理进行了详细说明，对本领域的普通技术人员而言，依据本发明提供的思想，在具体实施方式上会有改变之处，而这些改变也应视为本发明的保护范围。

Claims (10)

1.一种基于硅纳米线阵列的加速度计的制备方法，其特征在于，包括以下步骤：
S1、在SOI硅片的顶层硅表面制备氮化硅薄膜，形成介质掩膜层；
S2、在介质掩膜层转移小三角形阵列图案，并刻蚀三角形处的氮化硅，以形成小三角形阵列窗口；接着对小三角形阵列窗口处的顶层硅进行干法刻蚀，制得深度相同的竖直小三角形槽，以形成小三角形阵列槽，然后去除光刻胶；
S3、基于自限制热氧化工艺对小三角形阵列槽进行氧化；
S4、在介质掩膜层转移大三角形阵列图案，并刻蚀三角形处的氮化硅，以形成大三角形阵列窗口；接着对大三角形阵列窗口处的顶层硅进行干法刻蚀，制得深度相同的竖直大三角形槽，以形成大三角形阵列槽，然后去除光刻胶；
其中，小三角形阵列槽与大三角形阵列槽构成以三个竖直大三角形槽围合区域的中部具有一个竖直小三角形槽为阵列单元的阵列结构；
S5、对大三角形阵列槽的各竖直大三角形槽进行各项异性湿法腐蚀，形成六边形腐蚀槽阵列；其中，相邻两个六边形腐蚀槽之间形成单晶硅薄壁结构；同一阵列单元的三个六边形腐蚀槽中间出现相对的锥体结构，即质量块；
S6、基于自限制热氧化工艺对硅片进行氧化后，所有单晶硅薄壁结构的顶部中央位置都形成单晶硅纳米线；
S7、在硅片的适当位置刻蚀氮化硅形成方形窗口，对方形窗口硼离子注入后再进行退火，之后制作正、负电极；
S8、在硅片的适当位置制作隔离沟道，以正、负电极的物理隔绝；
S9、去除被氧化的单晶硅薄壁结构，释放整个结构。
2.如权利要求1所述的制备方法，其特征在于，所述阵列单元中的三个竖直大三角形槽的分布为两个位于同一行、剩余的一个位于另一行。
3.如权利要求1所述的制备方法，其特征在于，相邻阵列单元共用二个竖直大三角形槽，四个竖直大三角形槽的分布为两个位于同一行、另两个位于另一行。
4.如权利要求1所述的制备方法，其特征在于，所述氮化硅薄膜是采用低应力CVD薄膜生长技术制得。
5.如权利要求1所述的制备方法，其特征在于，所述湿法腐蚀的溶液是10-100℃、10-80wt％的KOH溶液，湿法腐蚀时间为5分钟-10小时。
6.如权利要求1所述的制备方法，其特征在于，所述单晶硅薄壁结构的预设宽度小于1μm。
7.如权利要求1所述的制备方法，其特征在于，所述单晶硅纳米线的宽度为10-800nm。
8.如权利要求1所述的制备方法，其特征在于，所述离子注入的工艺参数包括离子注入能量为5-100KeV，离子注入计量为0.1E15cm-2-10E15cm-2，退火温度为200-4000℃，退火时间为5分钟-10小时。
9.如权利要求1-9任一项所述的制备方法制得的基于硅纳米线阵列的加速度计。
10.如权利要求9所述的硅纳米线阵列的加速度计，其特征在于，所述的硅纳米线阵列加速度计的核心结构是由氮化硅薄膜和多根硅纳米线支撑起多个质量块构成的，且整个结构呈现梳齿型。
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