CN115600550A - 基于端口电阻确定集成电路版图设计缺陷的精准检测方法 - Google Patents

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CN115600550A CN202211513948.8A CN202211513948A CN115600550A CN 115600550 A CN115600550 A CN 115600550A CN 202211513948 A CN202211513948 A CN 202211513948A CN 115600550 A CN115600550 A CN 115600550A
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Abstract

本发明公开了基于端口电阻确定集成电路版图设计缺陷的精准检测方法，通过填写集成电路原理图中电路节点的网络编号，标定出集成电路原理图中的电路节点在版图中对应的位置；然后将版图中的走线和隔离垫片等结构转换为版图多边形并进行布尔操作，形成统一的版图多边形后，对每层集成电路版图进行网格剖分，基于网格剖分形成的场域，采用有限元法形成有限元刚度矩阵；反复利用星形‑三角形变换法消除有限元方程组对应的有限元刚度矩阵中除标定的电路节点形成的端口之外的内部节点，形成与标定的电路节点对应的端口导纳矩阵；通过检测导纳矩阵中与关联矩阵对应的电路节点之间的导纳值，从而检测出电路节点间的导通性是否合格。

Description

基于端口电阻确定集成电路版图设计缺陷的精准检测方法
技术领域
本发明属于集成电路版图检测技术领域，具体涉及基于端口电阻确定集成电路版图设计缺陷的精准检测方法。
背景技术
随着通信技术的发展，超大规模集成电路的研究与发展已逐渐展开。为了提高电子设备的性能，缩小体积，降低成本，将晶体管与其他元器件以及线路都集成在一小块半导体基片上。为了实现更多的功能，超大规模集成电路有几层到上百层结构，每层结构极其复杂，集成数千万甚至数亿的晶体管，具有多尺度结构，从整体尺寸的厘米级到最微小元器件的纳米级。
超大规模集成电路的版图由覆铜多边形、走线、过孔、焊盘、隔离垫片等结构组成，这些结构的连接关系来源于形成集成电路版图的原理图，因此其连接关系对应的连接拓扑图应与电路原理图的拓扑结构一致。
然而，实际设计的集成电路版图可能因为设置的焊盘、隔离垫片尺寸以及走线连接不合理，导致集成电路版图的拓扑关系发生改变，基于三角形网格剖分技术和三角形网格遍历与填充技术，能精准检测出实际设计的集成电路版图因为设置的焊盘、隔离垫片尺寸、走线连接不合理导致集成电路版图的拓扑关系发生改变带来的设计缺陷，但却无法更精准的检测应该连接的位置因为接触电阻太大导致虚接的效果，例如走线与覆铜多边形的连接，设计上走线应该连接覆铜多边形，形成一个网络，但由于工程师设计将走线画得太短，导致走线只有很小的面积与多边形接触，从而导致了走线与覆铜多边形的接触电阻过大，导致虚接的效果。例如：图2所示为走线与覆铜多边形的连接，设计上走线应该连接覆铜多边形，形成一个网络，但由于工程师设计上将走线画得太短，导致走线只有很小的面积与多边形接触，从而导致了走线与覆铜多边形的接触电阻过大，导致虚接的效果，而图3所示的走线设计才能保证良好连接。
发明内容
针对上述现有技术的不足，本申请提供基于端口电阻确定集成电路版图设计缺陷的精准检测方法。
第一方面本申请基于端口电阻确定集成电路版图设计缺陷的精准检测方法，包括以下步骤：
获取集成电路原理图和对应的集成电路版图；
根据所述集成电路原理图构建关联矩阵并填写所述集成电路原理图中电路节点的网络编号；
根据所述集成电路原理图标定出所述集成电路版图的电路节点；
根据所述集成电路版图的走线、由过孔引起的焊盘以及隔离垫片形成统一的版图多边形；
基于统一的版图多边形和所述集成电路版图的电路节点对每层集成电路版图进行网格剖分，使得所述集成电路版图中的电路节点在网格剖分中的节点编号在前且与集成电路原理图中所有电路节点编号一致；
基于多层集成电路叠层结构的特点将三维的多层集成电路等效为多层的二维结构，基于网格剖分形成的场域，采用有限元法形成整个集成电路的有限元刚度矩阵；
反复利用星形-三角形变换法消除所述有限元方程组对应的有限元刚度矩阵中除标定的电路节点形成的端口之外的内部节点，形成与标定的电路节点对应的端口导纳矩阵；
通过检查关联矩阵与端口导纳矩阵的一致性确定待检测集成电路版图连通的正确性，即从所述关联矩阵选取任意两个待测电路节点，根据所述端口导纳矩阵检查所述待测电路节点的导纳值，基于预先设定的导纳阈值对所述待测电路节点的导纳值进行连通性检测，得到检测结果。
在一些实施例的一些可选的实现方式中，所述根据所述集成电路原理图构建关联矩阵并填写所述集成电路原理图中电路节点的网络编号，包括：
步骤1-1：对所述集成电路原理图中的所有电路节点进行编号，形成集成电路原理图所有电路节点的集合{i}，i=1,2,…,N，N为电路节点数量；
步骤1-2：对集成电路原理图的所有电路支路l，填写电路节点的关联矩阵A，矩阵的大小为N行N列，具体方法为：首先初始化关联矩阵的所有元素为0，对电路支路l j, j=1,2,…,M，M为集成电路原理图的所有电路支路条数，找出该支路连接的两个节点为m,n,则修改关联矩阵A的元素Amn=Anm=1，其中Amn为关联矩阵A的m行，n列的元素；
步骤1-3：设定初始化参数:当前处理电路节点k=1；当前网络编号Net=1；电路节点处理集合{Processi}元素的值为0，i表示第i个电路节点，i=1,2,…,N，N为电路节点数量，前线集合为Vfront={k};
步骤1-4：如果所述前线集合为空集，设置Net=Net+1，转入步骤1-5；如果前线集合不为空集，则转入步骤1-7；
步骤1-5：设置k=k+1，如果k＞N，则填写所述集成电路原理图中电路节点的网络编号的步骤结束，否则转入步骤1-6；
步骤1-6：如果Processk=0,则将当前处理电路节点加入到所述前线集合并转入步骤1-7，如果Processk=1，则转入步骤1-5；
步骤1-7：取出所述前线集合中的最后一个电路节点v，且将所述最后一个电路节点元素从所述前线集合移除，然后进行判断：
如果Processv=0，设置Netv=Net，Netv为电路节点v的网络编号，设置Processv=1，查找所述关联矩阵中第v行值为1的所有列编号，将所述列编号对应的Process值为0的电路节点加入到所述前线集合中，转入步骤1-4，直到填写集成电路原理图中电路节点的网络编号的步骤结束为止；如果Processv=1，则直接转入步骤1-4。
在一些实施例的一些可选的实现方式中，所述根据所述集成电路原理图标定出所述集成电路版图的电路节点，包括：
根据所述集成电路原理图生成网络表文件，所述网络表文件包括元器件类型、元器件管脚对应的电路节点名称、所述电路节点名称所对应的封装PCB 器件信息以及所有的网络信息；
依据所述元器件管脚对应的电路节点名称和元器件对应的网络信息填写集成电路原理图中电路节点的网络编号；
依据所述元器件管脚在所述集成电路版图中对应的相同电路节点名称，标定出所述集成电路原理图中的电路节点在所述集成电路版图中对应的位置。
在一些实施例的一些可选的实现方式中，所述根据所述集成电路版图的走线、由过孔引起的焊盘以及隔离垫片形成统一的版图多边形，包括：
步骤2-1：将定义起始点、终止点和宽度的走线转换为矩形；
步骤2-2：将由过孔引起的隔离垫片转换为挖空多边形；
步骤2-3：将由过孔引起的焊盘转换为覆铜多边形；
步骤2-4：将定义在覆铜多边形内的挖空圆转换为在覆铜多边形内挖空正多边形；
步骤2-5：对所述矩形和原始定义的覆铜多边形均进行布尔“并”操作，形成第一新覆铜多边形；
步骤2-6：对所述第一新覆铜多边形、所述挖空多边形和所述挖空正多边形均进行布尔“差”操作，形成第二新覆铜多边形；
步骤2-7：对所述第二新覆铜多边形和所述步骤2-3中形成的覆铜多边形均进行布尔“并”操作，形成统一的版图多边形；
所述原始定义的覆铜多边形为版图设计文件中定义为版图多边形且多边形顶点为逆时针排列的多边形。
在一些实施例的一些可选的实现方式中，所述通过检查关联矩阵与端口导纳矩阵的一致性确定待检测集成电路版图连通的正确性，包括：
对关联矩阵元素Amn(m=1,2,…,N, n=1,2,…,N)，其对应两个电路节点m和n，检查Ymn的值；
如果Amn=1且
Figure DEST_PATH_IMAGE001
>
Figure 100002_DEST_PATH_IMAGE002
，则说明本该连通的两个电路节点m,n实际为虚接或断开；
如果Amn=1且
Figure 901226DEST_PATH_IMAGE001
>
Figure 70564DEST_PATH_IMAGE002
，则说明两个电路节点m,n之间的连通性是合格的；
其中ε为预先设定的导纳阈值，所述导纳阈值为预先设定的集成电路版图中电路节点连通时导纳的最小阈值。
本公开实施例的第二方面，提供了基于端口电阻确定集成电路版图设计缺陷的精准检测系统，包括获取模块、关联矩阵构建模块、电路节点标定模块、版图多边形融合模块、网格剖分模块、有限元刚度矩阵构建模块、端口导纳矩阵构建模块和连通性检测模块；
所述获取模块，用于获取集成电路原理图和对应的集成电路版图；
所述关联矩阵构建模块，用于根据所述集成电路原理图构建关联矩阵并填写所述集成电路原理图中电路节点的网络编号；
所述电路节点标定模块，用于根据所述集成电路原理图标定出所述集成电路版图的电路节点；
所述版图多边形融合模块，用于根据所述集成电路版图的走线、由过孔引起的焊盘以及隔离垫片形成统一的版图多边形；
所述网格剖分模块，用于基于统一的版图多边形和所述集成电路版图的电路节点对每层集成电路版图进行网格剖分，使得所述集成电路版图中的电路节点在网格剖分中的节点编号在前且与集成电路原理图中所有电路节点编号一致；
所述有限元刚度矩阵构建模块，用于基于多层集成电路叠层结构的特点将三维的多层集成电路等效为多层的二维结构，基于网格剖分形成的场域，采用有限元法形成整个集成电路的有限元刚度矩阵；
所述端口导纳矩阵构建模块，用于反复利用星形-三角形变换法消除所述有限元方程组对应的有限元刚度矩阵中除标定的电路节点形成的端口之外的内部节点，形成与标定的电路节点对应的端口导纳矩阵；
所述连通性检测模块，用于通过检查关联矩阵与端口导纳矩阵的一致性确定待检测集成电路版图连通的正确性，即从所述关联矩阵选取任意两个待测电路节点，根据所述端口导纳矩阵检查所述待测电路节点的导纳值，基于预先设定的导纳阈值对所述待测电路节点的导纳值进行连通性检测，得到检测结果。
在一些实施例的一些可选的实现方式中，所述关联矩阵构建模块包括编号单元，所述编号单元用于执行步骤1-1~步骤1-7,步骤1-1~步骤1-7包括：
步骤1-1：对所述集成电路原理图中的所有电路节点进行编号，形成集成电路原理图所有电路节点的集合{i}，i=1,2,…,N，N为电路节点数量；
步骤1-2：对集成电路原理图的所有电路支路l，填写电路节点的关联矩阵A，矩阵的大小为N行N列，具体方法为：首先初始化关联矩阵的所有元素为0，对电路支路l j, j=1,2,…,M，M为集成电路原理图的所有电路支路条数，找出该支路连接的两个节点为m,n,则修改关联矩阵A的元素Amn=Anm=1，其中Amn为关联矩阵A的m行，n列的元素；
步骤1-3：设定初始化参数:当前处理电路节点k=1；当前网络编号Net=1；电路节点处理集合{Processi}元素的值为0，i表示第i个电路节点，i=1,2,…,N，N为电路节点数量，前线集合为Vfront={k};
步骤1-4：如果所述前线集合为空集，设置Net=Net+1，转入步骤1-5；如果前线集合不为空集，则转入步骤1-7；
步骤1-5：设置k=k+1，如果k＞N，则填写所述集成电路原理图中电路节点的网络编号的步骤结束，否则转入步骤1-6；
步骤1-6：如果Processk=0,则将当前处理电路节点加入到所述前线集合并转入步骤1-7，如果Processk=1，则转入步骤1-5；
步骤1-7：取出所述前线集合中的最后一个电路节点v，且将所述最后一个电路节点元素从所述前线集合移除，然后进行判断：
如果Processv=0，设置Netv=Net，Netv为电路节点v的网络编号，设置Processv=1，查找所述关联矩阵中第v行值为1的所有列编号，将所述列编号对应的Process值为0的电路节点加入到所述前线集合中，转入步骤1-4，直到填写集成电路原理图中电路节点的网络编号的步骤结束为止；如果Processv=1，则直接转入步骤1-4。
在一些实施例的一些可选的实现方式中，所述电路节点标定模块包括网络表文件生成单元、网络编号填写单元和标定单元；
所述网络表文件生成单元，用于根据所述集成电路原理图生成网络表文件，所述网络表文件包括元器件类型、元器件管脚对应的电路节点名称、所述电路节点名称所对应的封装PCB 器件信息以及所有的网络信息；
所述网络编号填写单元，用于依据所述元器件管脚对应的电路节点名称和元器件对应的网络信息填写集成电路原理图中电路节点的网络编号；
所述标定单元，用于依据所述元器件管脚在所述集成电路版图中对应的相同电路节点名称，标定出所述集成电路原理图中的电路节点在所述集成电路版图中对应的位置。
在一些实施例的一些可选的实现方式中，所述版图多边形融合模块包括图形处理单元，用于执行步骤2-1~步骤2-7,步骤2-1~步骤2-7包括：
步骤2-1：将定义起始点、终止点和宽度的走线转换为矩形；
步骤2-2：将由过孔引起的隔离垫片转换为挖空多边形；
步骤2-3：将由过孔引起的焊盘转换为覆铜多边形；
步骤2-4：将定义在覆铜多边形内的挖空圆转换为在覆铜多边形内挖空正多边形；
步骤2-5：对所述矩形和原始定义的覆铜多边形均进行布尔“并”操作，形成第一新覆铜多边形；
步骤2-6：对所述第一新覆铜多边形、所述挖空多边形和所述挖空正多边形均进行布尔“差”操作，形成第二新覆铜多边形；
步骤2-7：对所述第二新覆铜多边形和所述步骤2-3中形成的覆铜多边形均进行布尔“并”操作，形成统一的版图多边形；
所述原始定义的覆铜多边形为版图设计文件中定义为版图多边形且多边形顶点为逆时针排列的多边形。
在一些实施例的一些可选的实现方式中，所述连通性检测模块包括导纳值分析单元，所述导纳值分析单元用于对关联矩阵元素Amn(m=1,2,…,N, n=1,2,…,N)，其对应两个电路节点m和n，检查Ymn的值；
如果Amn=1且
Figure 365148DEST_PATH_IMAGE001
>
Figure 370144DEST_PATH_IMAGE002
，则说明本该连通的两个电路节点m,n实际为虚接或断开；
如果Amn=1且
Figure 844505DEST_PATH_IMAGE001
>
Figure 260443DEST_PATH_IMAGE002
，则说明两个电路节点m,n之间的连通性是合格的；
其中ε为预先设定的导纳阈值，所述导纳阈值为预先设定的集成电路版图中电路节点连通时导纳的最小阈值。
本发明的有益效果：
通过填写集成电路原理图中电路节点的网络编号，并标定出集成电路原理图中的电路节点在版图中对应的位置；然后，将版图中的走线、由过孔引起的焊盘、隔离垫片等结构转换为版图多边形并进行布尔操作，形成统一的版图多边形后，基于统一的版图多边形及其边，以及版图中的电路节点，对每层集成电路版图进行网格剖分，且使得版图中的电路节点在网格剖分中的节点编号在前，与集成电路原理图中所有电路节点编号一致；基于网格剖分形成的场域，采用有限元法形成有限元刚度矩阵；反复利用星形-三角形变换法消除所述有限元刚度矩阵中除标定个数的电路节点形成的端口之外的内部节点，形成与标定的电路节点数量对应端口数量网络的端口导纳矩阵；通过检测端口导纳矩阵中与关联矩阵对应的电路节点之间的导纳值，从而检测出电路节点间的导通性是否合格，精准判断出工程师设计过程中的缺陷。
附图说明
图1为本发明的总体流程图。
图2为过短的走线导致虚接的示意图。
图3为延长走线保证良好连接的示意图。
图4为任意一层版图的覆铜层、焊盘和隔离垫片示意图。
图5为覆铜层、焊盘和隔离垫片转换为版图多边形的示意图。
图6为一个多层二维结构的版图的三角形网格剖分示意图。
图7为有限元刚度矩阵的等效导纳网络示意图。
图8为星形结构示意图。
图9为三角形结构示意图。
图10为导纳网络的刚度矩阵的内部节点消去过程示意图。
图11为导纳网络的刚度矩阵的内部节点消去过程示意图。
图12为导纳网络的刚度矩阵的内部节点消去过程示意图。
图13为导纳网络的刚度矩阵的内部节点消去过程示意图。
图14为本发明的系统框图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制；相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
第一方面本申请提出了基于端口电阻确定集成电路版图设计缺陷的精准检测方法，如图1所示，包括步骤S100-S800：
S100：获取集成电路原理图和对应的集成电路版图；
S200：根据所述集成电路原理图构建关联矩阵并填写所述集成电路原理图中电路节点的网络编号；
在一些实施例的一些可选的实现方式中，所述根据所述集成电路原理图构建关联矩阵并填写所述集成电路原理图中电路节点的网络编号，包括：
步骤1-1：对所述集成电路原理图中的所有电路节点进行编号，形成集成电路原理图所有电路节点的集合{i}，i=1,2,…,N，N为电路节点数量；
步骤1-2：对集成电路原理图的所有电路支路l，填写电路节点的关联矩阵A，矩阵的大小为N行N列，具体方法为：首先初始化关联矩阵的所有元素为0，对电路支路l j, j=1,2,…,M，M为集成电路原理图的所有电路支路条数，找出该支路连接的两个节点为m,n,则修改关联矩阵A的元素Amn=Anm=1，其中Amn为关联矩阵A的m行，n列的元素；
步骤1-3：设定初始化参数:当前处理节点k=1；当前网络编号Net=1；节点处理集合{Processi}元素的值为0，i表示第i个节点，i=1,2,…,N，N为电路节点数量，前线集合为Vfront={k};
步骤1-4：如果所述前线集合为空集，设置Net=Net+1，转入步骤1-5；如果前线集合不为空集，则转入步骤1-7；
步骤1-5：设置k=k+1，如果k＞N，则填写所述集成电路原理图中电路节点的网络编号的步骤结束，否则转入步骤1-6；
步骤1-6：如果Processk=0,则将当前处理节点加入到所述前线集合并转入步骤1-7，如果Processk=1，则转入步骤1-5；
步骤1-7：取出所述前线集合中的最后一个元素v，且将所述最后一个元素从所述前线集合移除，然后进行判断：
如果Processv=0，设置Netv=Net，Netv为电路节点v的网络编号，设置Processv=1，查找所述关联矩阵中第v行值为1的所有列编号，将所述列编号对应的Process值为0的元素加入到所述前线集合中，转入步骤1-4，直到填写集成电路原理图中电路节点的网络编号的步骤结束为止；如果Processv=1，则直接转入步骤1-4。
S300：根据所述集成电路原理图标定出所述集成电路版图的电路节点；
在一些实施例的一些可选的实现方式中，所述根据所述集成电路原理图标定出所述集成电路版图的电路节点，包括：
根据所述集成电路原理图生成网络表文件，所述网络表文件包括元器件类型、元器件管脚对应的电路节点名称、所述电路节点名称所对应的封装PCB 器件信息以及所有的网络信息；
依据所述元器件管脚对应的电路节点名称和元器件对应的网络信息填写集成电路原理图中电路节点的网络编号；
依据所述元器件管脚在所述集成电路版图中对应的相同电路节点名称，标定出所述集成电路原理图中的电路节点在所述集成电路版图中对应的位置。
其中，在集成电路原理图和集成电路版图之间，还存在一个网络表文件，这个网络表文件是电路原理图设计软件基于集成电路原理图生成的。网络表文件记录的信息包含原理图中每个所用到的元器件的信息，包括元件类型（电阻、电感、电容、变压器、电位器、开关等）和器件类型（二极管、三极管、场效应管、电源等），元器件管脚对应的电路节点名称，和其所对应的封装PCB 器件信息，还有所有的网络信息；
同时，元器件管脚对应的电路节点名称也同样在集成电路设计版图中有所标注，依据元器件管脚对应的相同的电路节点名称，即可标定出集成电路原理图中的电路节点在版图中对应的位置。
S400：根据所述集成电路版图的走线、由过孔引起的焊盘以及隔离垫片形成统一的版图多边形；
具体形成统一的版图多边形的步骤为：
步骤2-1：将定义起始点、终止点和宽度的走线转换为矩形；
其中，转换为矩形的方式为：以所述起始点和所述终止点之间的走线线条长度为中心，向所述宽度的两边分别扩展二分之一的预设宽度，形成所述矩形；所述预设宽度即为设置的走线宽度。
步骤2-2：将由过孔引起的隔离垫片转换为挖空多边形；
其中，所述挖空多边形由隔离垫片所定义的形状而定：
如果定义的形状为圆，可将其转换为挖空的正n边形，根据精度要求可取n=6, 8,12, 18等，n值越大，表示要求的精度越高，但同时带来的计算量越大；
如果定义的形状为椭圆，可在椭圆上按极坐标下等弧度的方式取离散点，可根据精度要求取离散点的个数，离散点个数越大，表示要求的精度越高；
如果定义的形状为多边形，直接取定义的多边形；
步骤2-3：将由过孔引起的焊盘转换为覆铜多边形；
其中，所述覆铜多边形由焊盘所定义的形状而定：
如果定义的形状为圆，根据精度要求可将其转换为正n边形，根据精度要求可取n=6, 8, 12, 18等，n值越大，表示要求的精度越高，但同时带来的计算量越大；
如果定义的形状为椭圆，可在椭圆上按极坐标下等弧度的方式取离散点，可根据精度要求取离散点的个数，离散点个数越大，表示要求的精度越高；
如果定义的形状为多边形，直接取定义的多边形；
其中，如图4所示，图4为任意一层版图的覆铜层、焊盘和隔离垫片示意图。如果过孔和由过孔带来的焊盘所在的网络与覆铜层所在的网络不是同一个网络，则需要在覆铜层和焊盘之间增加隔离垫片。
进一步的，如图5所示，图5为覆铜层、焊盘和隔离垫片转换为版图多边形的示意图。这里直接将隔离垫片和焊盘用正八边形来近似，取正多边形的顶点与其中心的距离为圆半径，以此定义正多边形的大小。对于覆铜多边形，其多边形定义为(1,2,3,4)，编号为逆时针排列，对于隔离垫片定义的挖空多边形，其多边形定义为(5,6,7,8,9,10,11,12)，编号为顺时针排列；对于挖空多边形内的焊盘定义的填充多边形，其多边形定义为(13,14,15,16,17,18,19,20)，编号为逆时针排列。
步骤2-4：将定义在覆铜多边形内的挖空圆转换为在覆铜多边形内挖空正多边形；
步骤2-5：对所述矩形和原始定义的覆铜多边形均进行布尔“并”操作，形成第一新覆铜多边形；
其中，包括由走线转换的矩形和原始定义的覆铜多边形；
步骤2-6：对所述第一新覆铜多边形、所述挖空多边形和所述挖空正多边形均进行布尔“差”操作，形成第二新覆铜多边形；
步骤2-7：对所述第二新覆铜多边形和所述步骤2-3中形成的覆铜多边形均进行布尔“并”操作，形成统一的版图多边形，这个统一的版图多边形即为最终的覆铜多边形；
所述原始定义的覆铜多边形为版图设计文件中定义为版图多边形且多边形顶点为逆时针排列的多边形。
S500：基于统一的版图多边形和所述集成电路版图的电路节点对每层集成电路版图进行网格剖分，使得所述集成电路版图中的电路节点在网格剖分中的节点编号在前且与集成电路原理图中所有电路节点编号一致；
S600：基于多层集成电路叠层结构的特点将三维的多层集成电路等效为多层的二维结构，基于网格剖分形成的场域，采用有限元法形成整个集成电路的有限元刚度矩阵；
其中，多层集成电路中实际PCB板或芯片封装的板尺寸远大于金属层的厚度，将多层集成电路的三维的多层集成电路问题简化为多层的二维结构的问题。
电导率
Figure DEST_PATH_IMAGE003
与电位u的分布为二维空间坐标
Figure DEST_PATH_IMAGE004
的函数，
Figure DEST_PATH_IMAGE005
，
Figure DEST_PATH_IMAGE006
，其满足以下方程：
Figure DEST_PATH_IMAGE007
边界条件：
Figure DEST_PATH_IMAGE008
Figure DEST_PATH_IMAGE009
其中，式中I(u)为泛函，h为金属层的厚度，
Figure DEST_PATH_IMAGE010
为网格单元e的电导率；
Figure DEST_PATH_IMAGE011
为网格单元e的节点的电位向量；
Figure DEST_PATH_IMAGE012
为网格单元e的面；
Figure DEST_PATH_IMAGE013
表示网格单元e的边；
Figure DEST_PATH_IMAGE014
为表面电流密度，是由外部电路产生的未知量；
Figure DEST_PATH_IMAGE015
为第一边界；
Figure DEST_PATH_IMAGE016
为电位u在第一边界
Figure 416224DEST_PATH_IMAGE015
上的值，用
Figure DEST_PATH_IMAGE017
表示；
Figure DEST_PATH_IMAGE018
为外部电路的体电流密度；
Figure DEST_PATH_IMAGE019
为电位u分布的横坐标，
Figure DEST_PATH_IMAGE020
为电位u分布的纵坐标。
Figure DEST_PATH_IMAGE021
是由外部电路产生的未知量。对以上泛函取极值，并在离散的空间对泛函中的积分进行近似，即可获得有限元方程组。
S700：反复利用星形-三角形变换法消除所述有限元方程组对应的有限元刚度矩阵中除标定的电路节点形成的端口之外的内部节点，形成与标定的电路节点对应的端口导纳矩阵；
具体的，反复利用星形-三角形变换法消除所述有限元刚度矩阵除前N个电路节点形成的端口之外的内部节点，形成以N个电路节点形成的N端口网络导纳矩阵Y；
其中星形-三角形变换公式为：
Figure DEST_PATH_IMAGE022
式中
Figure DEST_PATH_IMAGE023
为导纳网络中与待消去的导纳网络节点关联的第a个导纳网络节点和待消去的导纳网络节点的互导纳；
Figure DEST_PATH_IMAGE024
为导纳网络中与待消去的导纳网络节点关联的第b个导纳网络节点和待消去的导纳网络节点的互导纳；
Figure DEST_PATH_IMAGE025
为与待消去的导纳网络节点关联的第a个导纳网络节点和与待消去的导纳网络节点关联的第b个导纳网络节点的互导纳，对应有限元刚度矩阵非对角元第a行、第b列的元素；
Figure DEST_PATH_IMAGE026
为导纳网络中与待消去的导纳网络节点关联的第c个导纳网络节点和待消去的导纳网络节点的互导纳；g为与待消去的导纳网络节点关联的导纳网络节点的数量；
反复利用所述星形-三角形变换公式进行三角形-星形变换，以消去所述有限元方程组对应的有限元刚度矩阵中除标定的电路节点形成的端口之外的内部节点，形成与标定的电路节点对应的端口导纳矩阵Y。
其中，作为一个具体的实施例，如图6所示，为一个多层二维结构的版图的三角形网格剖分示意图。如图6所示，整个版图剖分形成8个三角形网格，9个网格剖分节点，其中，节点1，3，8为与待分析的子系统相连的端口网络节点。
针对图6所示的网格剖分，形成的有限元方程组对应的刚度矩阵为
Figure DEST_PATH_IMAGE027
，因此这个有限元刚度矩阵等效的导纳网络如图6所示。
图7中的节点对应于有限元矩阵的未知量节点，a、b节点之间的互导纳对应刚度矩阵非对角元第a行、第b列的元素，而节点a的自导纳则为所有节点a相关联的互导纳的和。
由于与待分析的子系统相连的的端口为1，3，8，最终目的是提取端口为1，3，8对应的阻抗网络模型。需要对图6所示的等效导纳网络反复进行星形-三角形变换，以消去非端口节点。
其中，图8-图9为3端口的星形-三角形变换图 , 图8为星形结构示意图，图9为三角形结构示意图。图8-图9对应的星形-三角形变换公式为：
Figure DEST_PATH_IMAGE028
通过上述公式，即可消去内部节点4。
3端口星形-三角形变换可推广到N端口：假设在导纳电路中有N+1个节点，节点N+1与所有节点1 ,2 ,…,N相连，那这个N端口的星形-三角形变换公式为：
Figure DEST_PATH_IMAGE029
基于上述思想和变换方法，即可消去有限元刚度矩阵非端口的内部节点，最终形成端口的导纳网络。
图10-图13为导纳网络的刚度矩阵的内部节点消去过程示意图，如图10-图13所示，导纳网络的刚度矩阵的内部节点消去过程具体为：
如图10所示，利用电阻的串并联关系消去图7中节点7和节点9：
Figure DEST_PATH_IMAGE030
；如图11所示，通过星形-三角形变换：
Figure DEST_PATH_IMAGE031
消去节点5，获得
Figure DEST_PATH_IMAGE032
。
如图12所示，利用公式
Figure DEST_PATH_IMAGE033
，
Figure DEST_PATH_IMAGE034
，
Figure DEST_PATH_IMAGE035
，
Figure DEST_PATH_IMAGE036
对图11中并联支路的导纳合并，以上式中
Figure DEST_PATH_IMAGE037
表示节点2 ,4之间的刚度矩阵元素
Figure DEST_PATH_IMAGE038
第3次消去后的结果，
Figure DEST_PATH_IMAGE039
表示节点4,7之间的刚度矩阵元素
Figure DEST_PATH_IMAGE040
的负一次方，其余类似。
如图13所示，消去节点4，6，2的过程与消去节点5的过程相同 ,最终形成3端口的导纳矩阵，最后，形成的端口1，3，8的导纳矩阵如下：
Figure DEST_PATH_IMAGE041
S800：通过检查关联矩阵与端口导纳矩阵的一致性确定待检测集成电路版图连通的正确性，即从所述关联矩阵选取任意两个待测电路节点，根据所述端口导纳矩阵检查所述待测电路节点的导纳值，基于预先设定的导纳阈值对所述待测电路节点的导纳值进行连通性检测，得到检测结果。
具体的检测方法包括包括：
对关联矩阵元素Amn(m=1,2,…,N, n=1,2,…,N)，其对应两个电路节点m和n，检查Ymn的值；如果Amn=1且
Figure 563260DEST_PATH_IMAGE001
>
Figure 543723DEST_PATH_IMAGE002
，则说明本该连通的两个电路节点m,n实际为虚接或断开；
如果Amn=1且
Figure 333824DEST_PATH_IMAGE001
>
Figure 901203DEST_PATH_IMAGE002
，则说明两个电路节点m,n之间的连通性是合格的；
其中ε为预先设定的导纳阈值，所述导纳阈值为预先设定的集成电路版图中电路节点连通时导纳的最小阈值。
所以，本专利的核心在于通过生成以电路节点为端口的导纳矩阵并通过矩阵元素大小判断连通性是否正确，从而达到精确诊断的效果。
下述为本公开系统实施例，可以用于执行本公开方法实施例。对于本公开系统实施例中未披露的细节，请参照本公开方法实施例。
如图14所示，该基于端口电阻确定集成电路版图设计缺陷的精准检测系统，包括获取模块、关联矩阵构建模块、电路节点标定模块、版图多边形融合模块、网格剖分模块、有限元刚度矩阵构建模块、端口导纳矩阵构建模块和连通性检测模块；
所述获取模块，用于获取集成电路原理图和对应的集成电路版图；
所述关联矩阵构建模块，用于根据所述集成电路原理图构建关联矩阵并填写所述集成电路原理图中电路节点的网络编号；
所述电路节点标定模块，用于根据所述集成电路原理图标定出所述集成电路版图的电路节点；
所述版图多边形融合模块，用于根据所述集成电路版图的走线、由过孔引起的焊盘以及隔离垫片形成统一的版图多边形；
所述网格剖分模块，用于基于统一的版图多边形和所述集成电路版图的电路节点对每层集成电路版图进行网格剖分，使得所述集成电路版图中的电路节点在网格剖分中的节点编号在前且与集成电路原理图中所有电路节点编号一致；
所述有限元刚度矩阵构建模块，用于基于多层集成电路叠层结构的特点将三维的多层集成电路等效为多层的二维结构，基于网格剖分形成的场域，采用有限元法形成整个集成电路的有限元刚度矩阵；
所述端口导纳矩阵构建模块，用于反复利用星形-三角形变换法消除所述有限元方程组对应的有限元刚度矩阵中除标定的电路节点形成的端口之外的内部节点，形成与标定的电路节点对应的端口导纳矩阵；
所述连通性检测模块，用于通过检查关联矩阵与端口导纳矩阵的一致性确定待检测集成电路版图连通的正确性，即从所述关联矩阵选取任意两个待测电路节点，根据所述端口导纳矩阵检查所述待测电路节点的导纳值，基于预先设定的导纳阈值对所述待测电路节点的导纳值进行连通性检测，得到检测结果。
在一些实施例的一些可选的实现方式中，所述关联矩阵构建模块包括编号单元，所述编号单元用于执行步骤1-1~步骤1-7,步骤1-1~步骤1-7包括：
步骤1-1：对所述集成电路原理图中的所有电路节点进行编号，形成集成电路原理图所有电路节点的集合{i}，i=1,2,…,N，N为电路节点数量；
步骤1-2：对集成电路原理图的所有电路支路l，填写电路节点的关联矩阵A，矩阵的大小为N行N列，具体方法为：首先初始化关联矩阵的所有元素为0，对电路支路l j, j=1,2,…,M，M为集成电路原理图的所有电路支路条数，找出该支路连接的两个节点为m,n,则修改关联矩阵A的元素Amn=Anm=1，其中Amn为关联矩阵A的m行，n列的元素；
步骤1-3：设定初始化参数:当前处理电路节点k=1；当前网络编号Net=1；电路节点处理集合{Processi}元素的值为0，i表示第i个电路节点，i=1,2,…,N，N为电路节点数量，前线集合为Vfront={k};
步骤1-4：如果所述前线集合为空集，设置Net=Net+1，转入步骤1-5；如果前线集合不为空集，则转入步骤1-7；
步骤1-5：设置k=k+1，如果k＞N，则填写所述集成电路原理图中电路节点的网络编号的步骤结束，否则转入步骤1-6；
步骤1-6：如果Processk=0,则将当前处理电路节点加入到所述前线集合并转入步骤1-7，如果Processk=1，则转入步骤1-5；
步骤1-7：取出所述前线集合中的最后一个电路节点v，且将所述最后一个电路节点元素从所述前线集合移除，然后进行判断：
如果Processv=0，设置Netv=Net，Netv为电路节点v的网络编号，设置Processv=1，查找所述关联矩阵中第v行值为1的所有列编号，将所述列编号对应的Process值为0的电路节点加入到所述前线集合中，转入步骤1-4，直到填写集成电路原理图中电路节点的网络编号的步骤结束为止；如果Processv=1，则直接转入步骤1-4。
在一些实施例的一些可选的实现方式中，所述电路节点标定模块包括网络表文件生成单元、网络编号填写单元和标定单元；
所述网络表文件生成单元，用于根据所述集成电路原理图生成网络表文件，所述网络表文件包括元器件类型、元器件管脚对应的电路节点名称、所述电路节点名称所对应的封装PCB 器件信息以及所有的网络信息；
所述网络编号填写单元，用于依据所述元器件管脚对应的电路节点名称和元器件对应的网络信息填写集成电路原理图中电路节点的网络编号；
所述标定单元，用于依据所述元器件管脚在所述集成电路版图中对应的相同电路节点名称，标定出所述集成电路原理图中的电路节点在所述集成电路版图中对应的位置。
在一些实施例的一些可选的实现方式中，所述版图多边形融合模块包括图形处理单元，用于执行步骤2-1~步骤2-7,步骤2-1~步骤2-7包括：
步骤2-1：将定义起始点、终止点和宽度的走线转换为矩形；
步骤2-2：将由过孔引起的隔离垫片转换为挖空多边形；
步骤2-3：将由过孔引起的焊盘转换为覆铜多边形；
步骤2-4：将定义在覆铜多边形内的挖空圆转换为在覆铜多边形内挖空正多边形；
步骤2-5：对所述矩形和原始定义的覆铜多边形均进行布尔“并”操作，形成第一新覆铜多边形；
步骤2-6：对所述第一新覆铜多边形、所述挖空多边形和所述挖空正多边形均进行布尔“差”操作，形成第二新覆铜多边形；
步骤2-7：对所述第二新覆铜多边形和所述步骤2-3中形成的覆铜多边形均进行布尔“并”操作，形成统一的版图多边形；
所述原始定义的覆铜多边形为版图设计文件中定义为版图多边形且多边形顶点为逆时针排列的多边形。
在一些实施例的一些可选的实现方式中，所述连通性检测模块包括导纳值分析单元，所述导纳值分析单元用于对关联矩阵元素Amn(m=1,2,…,N, n=1,2,…,N)，其对应两个电路节点m和n，检查Ymn的值；
如果Amn=1且
Figure 700532DEST_PATH_IMAGE001
>
Figure 20655DEST_PATH_IMAGE002
，则说明本该连通的两个电路节点m,n实际为虚接或断开；
如果Amn=1且
Figure 782591DEST_PATH_IMAGE001
>
Figure 86534DEST_PATH_IMAGE002
，则说明两个电路节点m,n之间的连通性是合格的；
其中ε为预先设定的导纳阈值，所述导纳阈值为预先设定的集成电路版图中电路节点连通时导纳的最小阈值。
以上仅是本发明优选的实施方式，需指出的是，对于本领域技术人员在不脱离本技术方案的前提下，作出的若干变形和改进的技术方案应同样视为落入本权利要求书要求保护的范围。

Claims (10)

1.基于端口电阻确定集成电路版图设计缺陷的精准检测方法，其特征在于：包括以下步骤：
获取集成电路原理图和对应的集成电路版图；
根据所述集成电路原理图构建关联矩阵并填写所述集成电路原理图中电路节点的网络编号；
根据所述集成电路原理图标定出所述集成电路版图的电路节点；
根据所述集成电路版图的走线、由过孔引起的焊盘以及隔离垫片形成统一的版图多边形；
基于统一的版图多边形和所述集成电路版图的电路节点对每层集成电路版图进行网格剖分，使得所述集成电路版图中的电路节点在网格剖分中的节点编号在前且与集成电路原理图中所有电路节点编号一致；
基于多层集成电路叠层结构的特点将三维的多层集成电路等效为多层的二维结构，基于网格剖分形成的场域，采用有限元法形成整个集成电路的有限元刚度矩阵；
反复利用星形-三角形变换法消除有限元方程组对应的有限元刚度矩阵中除标定的电路节点形成的端口之外的内部节点，形成与标定的电路节点对应的端口导纳矩阵；
通过检查关联矩阵与端口导纳矩阵的一致性确定待检测集成电路版图连通的正确性，即从所述关联矩阵选取任意两个待测电路节点，根据所述端口导纳矩阵检查所述待测电路节点的导纳值，基于预先设定的导纳阈值对所述待测电路节点的导纳值进行连通性检测，得到检测结果。
2.根据权利要求1所述的方法，其特征在于：所述根据所述集成电路原理图构建关联矩阵并填写所述集成电路原理图中电路节点的网络编号，包括：
步骤1-1：对所述集成电路原理图中的所有电路节点进行编号，形成集成电路原理图所有电路节点的集合{i}，i=1,2,…,N，N为电路节点数量；
步骤1-2：对集成电路原理图的所有电路支路l，填写电路节点的关联矩阵A，矩阵的大小为N行N列，具体方法为：首先初始化关联矩阵的所有元素为0，对电路支路l j, j=1,2,…,M，M为集成电路原理图的所有电路支路条数，找出该支路连接的两个节点为m,n,则修改关联矩阵A的元素Amn=Anm=1，其中Amn为关联矩阵A的m行，n列的元素；
步骤1-3：设定初始化参数:当前处理电路节点k=1；当前网络编号Net=1；电路节点处理集合{Processi}元素的值为0，i表示第i个电路节点，i=1,2,…,N，N为电路节点数量，前线集合为Vfront={k};
步骤1-4：如果所述前线集合为空集，设置Net=Net+1，转入步骤1-5；如果前线集合不为空集，则转入步骤1-7；
步骤1-5：设置k=k+1，如果k＞N，则填写所述集成电路原理图中电路节点的网络编号的步骤结束，否则转入步骤1-6；
步骤1-6：如果Processk=0,则将当前处理电路节点加入到所述前线集合并转入步骤1-7，如果Processk=1，则转入步骤1-5；
步骤1-7：取出所述前线集合中的最后一个电路节点v，且将所述最后一个电路节点元素从所述前线集合移除，然后进行判断：
如果Processv=0，设置Netv=Net，Netv为电路节点v的网络编号，设置Processv=1，查找所述关联矩阵中第v行值为1的所有列编号，将所述列编号对应的Process值为0的电路节点加入到所述前线集合中，转入步骤1-4，直到填写集成电路原理图中电路节点的网络编号的步骤结束为止；如果Processv=1，则直接转入步骤1-4。
3.根据权利要求2所述的方法，其特征在于：所述根据所述集成电路原理图标定出所述集成电路版图的电路节点，包括：
根据所述集成电路原理图生成网络表文件，所述网络表文件包括元器件类型、元器件管脚对应的电路节点名称、所述电路节点名称所对应的封装PCB 器件信息以及所有的网络信息；
依据所述元器件管脚对应的电路节点名称和元器件对应的网络信息填写集成电路原理图中电路节点的网络编号；
依据所述元器件管脚在所述集成电路版图中对应的相同电路节点名称，标定出所述集成电路原理图中的电路节点在所述集成电路版图中对应的位置。
4.根据权利要求3所述的方法，其特征在于：所述根据所述集成电路版图的走线、由过孔引起的焊盘以及隔离垫片形成统一的版图多边形，包括：
步骤2-1：将定义起始点、终止点和宽度的走线转换为矩形；
步骤2-2：将由过孔引起的隔离垫片转换为挖空多边形；
步骤2-3：将由过孔引起的焊盘转换为覆铜多边形；
步骤2-4：将定义在覆铜多边形内的挖空圆转换为在覆铜多边形内挖空正多边形；
步骤2-5：对所述矩形和原始定义的覆铜多边形均进行布尔“并”操作，形成第一新覆铜多边形；
步骤2-6：对所述第一新覆铜多边形、所述挖空多边形和所述挖空正多边形均进行布尔“差”操作，形成第二新覆铜多边形；
步骤2-7：对所述第二新覆铜多边形和所述步骤2-3中形成的覆铜多边形均进行布尔“并”操作，形成统一的版图多边形；
所述原始定义的覆铜多边形为版图设计文件中定义为版图多边形且多边形顶点为逆时针排列的多边形。
5.根据权利要求1所述的方法，其特征在于：所述通过检查关联矩阵与端口导纳矩阵的一致性确定待检测集成电路版图连通的正确性，包括：
对关联矩阵元素Amn(m=1,2,…,N, n=1,2,…,N)，其对应两个电路节点m和n，检查Ymn的值；
如果Amn=1且
Figure 93408DEST_PATH_IMAGE001
<
Figure DEST_PATH_IMAGE002
，则说明本该连通的两个电路节点m,n实际为虚接或断开；
如果Amn=1且
Figure 107850DEST_PATH_IMAGE001
>
Figure 505334DEST_PATH_IMAGE002
，则说明两个电路节点m,n之间的连通性是合格的；
其中ε为预先设定的导纳阈值，所述导纳阈值为预先设定的集成电路版图中电路节点连通时导纳的最小阈值。
6.基于端口电阻确定集成电路版图设计缺陷的精准检测系统，其特征在于：包括获取模块、关联矩阵构建模块、电路节点标定模块、版图多边形融合模块、网格剖分模块、有限元刚度矩阵构建模块、端口导纳矩阵构建模块和连通性检测模块；
所述获取模块，用于获取集成电路原理图和对应的集成电路版图；
所述关联矩阵构建模块，用于根据所述集成电路原理图构建关联矩阵并填写所述集成电路原理图中电路节点的网络编号；
所述电路节点标定模块，用于根据所述集成电路原理图标定出所述集成电路版图的电路节点；
所述版图多边形融合模块，用于根据所述集成电路版图的走线、由过孔引起的焊盘以及隔离垫片形成统一的版图多边形；
所述网格剖分模块，用于基于统一的版图多边形和所述集成电路版图的电路节点对每层集成电路版图进行网格剖分，使得所述集成电路版图中的电路节点在网格剖分中的节点编号在前且与集成电路原理图中所有电路节点编号一致；
所述有限元刚度矩阵构建模块，用于基于多层集成电路叠层结构的特点将三维的多层集成电路等效为多层的二维结构，基于网格剖分形成的场域，采用有限元法形成整个集成电路的有限元刚度矩阵；
所述端口导纳矩阵构建模块，用于反复利用星形-三角形变换法消除有限元方程组对应的有限元刚度矩阵中除标定的电路节点形成的端口之外的内部节点，形成与标定的电路节点对应的端口导纳矩阵；
所述连通性检测模块，用于通过检查关联矩阵与端口导纳矩阵的一致性确定待检测集成电路版图连通的正确性，即从所述关联矩阵选取任意两个待测电路节点，根据所述端口导纳矩阵检查所述待测电路节点的导纳值，基于预先设定的导纳阈值对所述待测电路节点的导纳值进行连通性检测，得到检测结果。
7.根据权利要求6所述的系统，其特征在于：所述关联矩阵构建模块包括编号单元，所述编号单元用于执行步骤1-1~步骤1-7,步骤1-1~步骤1-7包括：
步骤1-1：对所述集成电路原理图中的所有电路节点进行编号，形成集成电路原理图所有电路节点的集合{i}，i=1,2,…,N，N为电路节点数量；
步骤1-2：对集成电路原理图的所有电路支路l，填写电路节点的关联矩阵A，矩阵的大小为N行N列，具体方法为：首先初始化关联矩阵的所有元素为0，对电路支路l j, j=1,2,…,M，M为集成电路原理图的所有电路支路条数，找出该支路连接的两个节点为m,n,则修改关联矩阵A的元素Amn=Anm=1，其中Amn为关联矩阵A的m行，n列的元素；
步骤1-3：设定初始化参数:当前处理电路节点k=1；当前网络编号Net=1；电路节点处理集合{Processi}元素的值为0，i表示第i个电路节点，i=1,2,…,N，N为电路节点数量，前线集合为Vfront={k};
步骤1-4：如果所述前线集合为空集，设置Net=Net+1，转入步骤1-5；如果前线集合不为空集，则转入步骤1-7；
步骤1-5：设置k=k+1，如果k＞N，则填写所述集成电路原理图中电路节点的网络编号的步骤结束，否则转入步骤1-6；
步骤1-6：如果Processk=0,则将当前处理电路节点加入到所述前线集合并转入步骤1-7，如果Processk=1，则转入步骤1-5；
步骤1-7：取出所述前线集合中的最后一个电路节点v，且将所述最后一个电路节点元素从所述前线集合移除，然后进行判断：
如果Processv=0，设置Netv=Net，Netv为电路节点v的网络编号，设置Processv=1，查找所述关联矩阵中第v行值为1的所有列编号，将所述列编号对应的Process值为0的电路节点加入到所述前线集合中，转入步骤1-4，直到填写集成电路原理图中电路节点的网络编号的步骤结束为止；如果Processv=1，则直接转入步骤1-4。
8.根据权利要求7所述的系统，其特征在于：所述电路节点标定模块包括网络表文件生成单元、网络编号填写单元和标定单元；
所述网络表文件生成单元，用于根据所述集成电路原理图生成网络表文件，所述网络表文件包括元器件类型、元器件管脚对应的电路节点名称、所述电路节点名称所对应的封装PCB器件信息以及所有的网络信息；
所述网络编号填写单元，用于依据所述元器件管脚对应的电路节点名称和元器件对应的网络信息填写集成电路原理图中电路节点的网络编号；
所述标定单元，用于依据所述元器件管脚在所述集成电路版图中对应的相同电路节点名称，标定出所述集成电路原理图中的电路节点在所述集成电路版图中对应的位置。
9.根据权利要求8所述的系统，其特征在于：所述版图多边形融合模块包括图形处理单元，用于执行步骤2-1~步骤2-7,步骤2-1~步骤2-7包括：
步骤2-1：将定义起始点、终止点和宽度的走线转换为矩形；
步骤2-2：将由过孔引起的隔离垫片转换为挖空多边形；
步骤2-3：将由过孔引起的焊盘转换为覆铜多边形；
步骤2-4：将定义在覆铜多边形内的挖空圆转换为在覆铜多边形内挖空正多边形；
步骤2-5：对所述矩形和原始定义的覆铜多边形均进行布尔“并”操作，形成第一新覆铜多边形；
步骤2-6：对所述第一新覆铜多边形、所述挖空多边形和所述挖空正多边形均进行布尔“差”操作，形成第二新覆铜多边形；
步骤2-7：对所述第二新覆铜多边形和所述步骤2-3中形成的覆铜多边形均进行布尔“并”操作，形成统一的版图多边形；
所述原始定义的覆铜多边形为版图设计文件中定义为版图多边形且多边形顶点为逆时针排列的多边形。
10.根据权利要求9所述的系统，其特征在于：所述连通性检测模块包括导纳值分析单元，所述导纳值分析单元用于对关联矩阵元素Amn(m=1,2,…,N, n=1,2,…,N)，其对应两个电路节点m和n，检查Ymn的值；
如果Amn=1且
Figure 47304DEST_PATH_IMAGE001
<
Figure 188436DEST_PATH_IMAGE002
，则说明本该连通的两个电路节点m,n实际为虚接或断开；
如果Amn=1且
Figure 997998DEST_PATH_IMAGE001
>
Figure 848273DEST_PATH_IMAGE002
，则说明两个电路节点m,n之间的连通性是合格的；
其中ε为预先设定的导纳阈值，所述导纳阈值为预先设定的集成电路版图中电路节点连通时导纳的最小阈值。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117034857A (zh) * 2023-10-10 2023-11-10 北京智芯仿真科技有限公司 多边形大面积重叠的集成电路版图网络标识方法及装置
CN117034858A (zh) * 2023-10-10 2023-11-10 北京智芯仿真科技有限公司 大面积叠加的集成电路版图快速网格剖分方法及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020112212A1 (en) * 2000-12-14 2002-08-15 International Business Machines Corporation Method for supply voltage drop analysis during placement phase of chip design
CN111737947A (zh) * 2020-08-06 2020-10-02 北京智芯仿真科技有限公司 一种基于场路耦合的集成电路全波ibis模型提取方法及装置
CN112290955A (zh) * 2020-12-21 2021-01-29 北京智芯仿真科技有限公司 基于集成电路阻抗网络提取的网格节点编码方法及系统
CN112307710A (zh) * 2020-12-21 2021-02-02 北京智芯仿真科技有限公司 一种系统级集成电路的直流压降分析方法及系统
CN114330215A (zh) * 2022-03-14 2022-04-12 北京智芯仿真科技有限公司 一种快速处理集成电路版图走线的电磁仿真方法及装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020112212A1 (en) * 2000-12-14 2002-08-15 International Business Machines Corporation Method for supply voltage drop analysis during placement phase of chip design
CN111737947A (zh) * 2020-08-06 2020-10-02 北京智芯仿真科技有限公司 一种基于场路耦合的集成电路全波ibis模型提取方法及装置
CN112290955A (zh) * 2020-12-21 2021-01-29 北京智芯仿真科技有限公司 基于集成电路阻抗网络提取的网格节点编码方法及系统
CN112307710A (zh) * 2020-12-21 2021-02-02 北京智芯仿真科技有限公司 一种系统级集成电路的直流压降分析方法及系统
CN114330215A (zh) * 2022-03-14 2022-04-12 北京智芯仿真科技有限公司 一种快速处理集成电路版图走线的电磁仿真方法及装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117034857A (zh) * 2023-10-10 2023-11-10 北京智芯仿真科技有限公司 多边形大面积重叠的集成电路版图网络标识方法及装置
CN117034858A (zh) * 2023-10-10 2023-11-10 北京智芯仿真科技有限公司 大面积叠加的集成电路版图快速网格剖分方法及装置
CN117034858B (zh) * 2023-10-10 2023-12-29 北京智芯仿真科技有限公司 大面积叠加的集成电路版图快速网格剖分方法及装置
CN117034857B (zh) * 2023-10-10 2024-01-12 北京智芯仿真科技有限公司 多边形大面积重叠的集成电路版图网络标识方法及装置

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