CN115552528A - 三维存储器阵列及其形成方法 - Google Patents

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Abstract

一种实例设备包含三维(3D)存储器阵列，所述存储器阵列包含感测线及多个竖直堆叠。所述竖直堆叠中的每一相应者包含所述感测线的不同相应部分、耦合到所述感测线的所述部分的第一存储器单元、耦合到所述感测线的所述部分的第二存储器单元、耦合到所述第一存储器单元的第一存取线，及耦合到所述第二存储器单元的第二存取线。所述第一存取线及所述第二存取线垂直于所述感测线。

Description

三维存储器阵列及其形成方法
技术领域
本公开大体上涉及半导体装置及方法，且更特定地说，涉及三维存储器阵列及其形成方法。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部、半导体、集成电路及/或外部可移除式装置。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可能需要电力以维持其数据，且可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等。非易失性存储器可通过在不供电时保留所存储数据而提供永久性数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)及可编程导电存储器等。
存储器装置可用作易失性及非易失性存储器，所述易失性及非易失性存储器用于需要高存储器密度、高可靠度及低功耗的广泛范围的电子应用。非易失性存储器可用于例如以下各者中：个人计算机、便携式记忆棒、固态驱动器(SSD)、数字相机、蜂窝电话、便携式音乐播放器(例如MP3播放器)及电影播放器以及其它电子装置。
电阻可变存储器装置可包含可基于存储元件(例如，具有可变电阻的存储器元件)的电阻状态来存储数据的电阻可变存储器单元。因而，电阻可变存储器单元可经编程以通过使存储器元件的电阻电平变化来存储对应于目标数据状态的数据。可通过在特定持续时间内将电场源或能量源(例如正电脉冲或负电脉冲(例如，正电压脉冲或负电压脉冲或正电流脉冲或负电流脉冲))施加到单元(例如，施加到单元的存储器元件)而将电阻可变存储器单元编程为目标数据状态(例如，对应于特定电阻状态)。可通过响应于施加的询问电压而感测通过单元的电流来确定电阻可变存储器单元的状态。基于单元的电阻电平而变化的所感测电流可指示单元的状态。
各种存储器阵列可以交叉点架构进行组织，其中存储器单元(例如，电阻可变单元)位于用以存取单元的第一信号线与第二信号线的相交点处(例如，存取线与感测线的相交点处)。一些电阻可变存储器单元可包括与存储元件(例如，可编程为不同电阻电平的相变材料、金属氧化物材料及/或某一其它材料)串联的选择元件(例如，二极管、晶体管或其它切换装置)。一些电阻可变存储器单元(其可称为自选存储器单元)可包括单种材料，所述单种材料可用作存储器单元的选择元件及存储元件两者。
附图说明
图1示出根据本公开的数个实施例形成的具有感测线的实例三维(3D)存储器阵列的3D视图。
图2示出根据本公开的数个实施例形成的具有感测线的另一实例三维(3D)存储器阵列的3D视图。
图3示出根据本公开的数个实施例形成的具有感测线的另一实例三维(3D)存储器阵列的3D视图。
图4示出根据本公开的数个实施例的3D存储器阵列的实例竖直堆叠的截面侧视图。
图5示出根据本公开的数个实施例的3D存储器阵列的实例竖直堆叠的自上而下视图。
图6A到6J示出根据本公开的数个实施例的与形成3D存储器阵列相关联的处理步骤的截面图。
图7为包含根据本公开的数个实施例形成的至少一个存储器阵列的计算系统的功能框图。
具体实施方式
本公开包含用于三维存储器阵列的设备及其形成方法。实施例包含感测线及多个竖直堆叠，其中竖直堆叠中的每一相应者包含感测线的不同相应部分；耦合到感测线的所述部分的第一存储器单元；耦合到感测线的所述部分的第二存储器单元；耦合到第一存储器单元的第一存取线，其中第一存取线垂直于感测线；及耦合到第二存储器单元的第二存取线，其中第二存取线垂直于感测线的所述部分。
公开各种类型的存储器装置，包含易失性及/或非易失性存储器单元阵列(例如，存储器阵列)，其中形成感测线以减小交叉块差(cross tile difference)且改进半导体结构中的电流递送。如本文中所使用，术语“交叉块差”可指由将增大量的电流供应到较远离电压源的同一感测线上的不同存储器单元而引起的存储器单元中的电压尖峰。在一个实例中，从电压源流动到特定存储器单元的电流可流过连接到感测线的其它存储器单元及其它电组件。由于沿着感测线及用于将其连接到感测线的连接器的这些其它单元及组件的电阻，可减小到存储器单元的电流的量值。当存储器单元接收减小的电流时，电流的此减小可使得电流的量值对于存储器单元来说过小而无法进行其预期功能(例如，按预期经编程或感测)，这可降低存储器阵列的性能。
因而，将允许电流流动到其预期存储器单元，同时减小传输中由于沿着感测线的其它存储器单元及组件的电阻而损耗的电流量的感测线是有益的。例如，在流过感测线时减小电流损耗可确保到达存储器单元的电流的量值足以使单元进行其预期功能，且因此可增大存储器阵列的性能。本文中的实例实施例公开一种用于形成将减小电流在流动到存储器单元时损耗的量的感测线的工艺。
形成如本文中所描述的感测线可使得3D存储器阵列的存储器密度增大。如本文中所使用，术语“存储器密度”可指可存储于存储器阵列的指定部分中的信息量。可存储于存储器阵列的指定部分中的信息越多，存储器阵列的密度越高。将较多信息存储于存储器阵列的指定部分中的能力可允许存储器阵列在较少空间中存储较多数据。这可允许较多存储器存储于其中形成存储器阵列的存储器装置中。这可允许使用较多空间来并入有及/或改进存储器装置的其它方面。
感测线的竖直部分可形成于存储元件材料层及介电材料层中的多个开口中。在一些实施例中，竖直感测线材料可使用原子层沉积(ALD)形成于多个开口中。在一些实施例中，感测线材料可为与ALD兼容的材料，例如但不限于氮化钛(TiN)材料。
形成在电流流过感测线时将减小损耗量且增大存储器阵列的密度的感测线可涉及将感测线材料沉积于形成于介电材料层及存储元件材料层中的开口中。在一些实施例中，感测线的水平部分可在竖直堆叠的顶部及/或底部处连接感测线的竖直部分。
在本公开的以下详细描述中，参考附图，所述附图形成本文的部分，且其中借助于说明而展示可如何实践本公开的一或多个实施例。以充分细节描述这些实施例，以允许所属领域的一般技术人员实践本公开的实施例，且应理解，可利用其它实施例，且可作出工艺、电及/或结构改变，而不背离本公开的范围。如本文中所使用，“数个”某物可指一或多个此类事物。例如，感测线的数个竖直部分可指感测线的至少一个竖直部分。
本文的图遵照第一数字对应于图号且剩余数字识别图式中的元件或组件的编号规约。不同图之间的类似元件或组件可通过使用类似数字进行识别。例如，附图标记102可指代图1中的元件“02”且类似元件在图2中可指代为202。一个图内的多个类似元件可用之后加连字符及另一数字或字母的附图标记指代。例如，104-1可指代图1中的元件04-1，且104-2可指代元件04-2，这可类似于元件104-1。可大体上在无连字符及额外数字或字母的情况下指代此类类似元件。例如，元件104-1及104-2或其它类似元件可大体上被指代为104。
图1示出根据本公开的数个实施例形成的具有感测线的实例3D存储器阵列100的3D视图。例如，如图1中所示，阵列100包含：感测线101-1及101-2(个别地或统称为感测线101)、感测线101的竖直部分102-1、102-2、102-3、102-4、102-5、102-6、102-7及102-8(个别地或统称为竖直部分102)、感测线101的水平部分104-1、104-2、104-3及104-4(个别地或统称为水平部分104)、存取线106-1、106-2、106-3、106-4、106-5、106-6、106-7、106-8、106-9、106-10、106-11及106-12(个别地或统称为存取线106)，以及耦合到感测线101的竖直部分及存取线106的存储器单元108-1及108-2(个别地或统称为存储器单元108)。然而，本公开的实施例并不限于特定数目个感测线、存取线或存储器单元。
存储器阵列100可包含感测线101。感测线101也可被称作导电线、数据线或位线。施加到设备100的电流可流过感测线101及存取线106以选择存储器单元108。存取线106也可被称作导电线或字线。如本文中将进一步描述(例如，结合图4)，感测线101的多个竖直部分102中的每一者可包含于多个竖直堆叠中的每一者中。在一些实施例中，感测线101的竖直部分102可在竖直堆叠的顶部部分及底部部分处通过感测线101的水平部分104连接。
在一些实施例中，在竖直堆叠的底部部分处的感测线101的水平部分104-2及104-4可形成于3D存储器阵列的衬底材料中。例如，感测线101的水平部分104-2及104-4可在例如介电材料及存储元件材料的其它半导体材料形成于衬底材料上之前形成。感测线101的竖直部分102可接着形成于感测线101的水平部分104-2及104-4上方。竖直部分102可形成为使得其中包含竖直部分102的竖直堆叠可连接到水平部分104-2及104-4。在一些实施例中，水平部分104-1及104-3接着可形成于竖直部分102上方并连接到其中包含竖直部分102的竖直堆叠的顶部部分。在一些实施例中，在竖直堆叠的顶部部分处的感测线101-1的水平部分104-1及104-3可与在竖直堆叠的底部部分处的感测线101-1的水平部分104-2及104-4对准。
在一些实施例中，激活(例如，将电流施加到)在竖直堆叠的底部部分或顶部部分处的感测线101的水平部分104可激活每一竖直堆叠的感测线101的不同相应部分。例如，激活竖直堆叠的顶部部分处的感测线101的水平部分104-1可激活竖直堆叠中的感测线101的竖直部分102，及在竖直堆叠的底部部分处的感测线101的水平部分104-2。感测线101的竖直部分102及感测线101的水平部分104可形成为单个感测线。施加到感测线101的任何竖直部分102或水平部分104的电流可能够流动到感测线101的其它竖直部分102及水平部分104。因此，施加到感测线101的任何部分以激活感测线101的所述部分的电流也可流动到感测线101的其它部分且也激活那些部分。
将电流施加到感测线101及存取线106可选择耦合到接收电流的感测线101及存取线106的存储器单元108。耦合到感测线101的任何部分的任何存储器单元108将接收施加到感测线101的任何部分的电流。为了选择存储器单元，必须激活存储器单元108所耦合到的感测线101及存取线106两者。因此，可通过将电流施加到感测线101的任何部分且将电流施加到耦合到存储器单元108的字线106来选择耦合到感测线101的存储器单元108。
感测线101可向存储器阵列提供益处，例如减小交叉块差及改进存储器阵列内的电流递送。如上文所陈述，交叉块差为由将增大量的电流施加到较远离电压源的同一感测线上的存储器单元而引起的存储器单元中的电压尖峰。增大电流的量以克服较远离电压源的存储器单元的寄生电阻。如本文中所使用，术语“寄生电阻”可指电组件中并非包含于原始设计中且对于电组件的预期目的并不合乎需要的电阻。由于包括电组件的材料及电组件的制造，寄生电阻为电组件的固有且非预期的电阻。施加到感测线101或存取线106的电流可在其流过感测线101或存取线106时减小。可将增大量的电流施加到感测线101以补偿电流在流动到预期存储器单元时的减小，使得电流仍足以在减小之后为存储器单元供电。然而，这可使得过多电流经施加到相比于预期存储器单元108较接近的存储器单元108，且使得较接近存储器单元108经历电压尖峰。如果较接近存储器单元108为相变存储器单元，那么此电压尖峰会不经意地使得相变存储器单元改变状态。
如本文中所使用，术语“相变存储器”可指通过更改制造存储器装置的存储元件材料的状态而存储数据的一种类型的RAM。在一些实施例中，存储元件材料可为硫属化物材料。可充当存储元件材料的硫属化物材料的实例可包含铟(In)-锑(Sb)-碲(Te)(IST)材料，例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等，及锗(Ge)-锑(Sb)-碲(Te)(GST)材料，例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等，或其它硫属化物材料，包含例如在操作期间并不改变相的合金(例如，基于硒的硫属化物合金)。此外，硫属化物材料可包含极少浓度的其它掺杂剂材料。如本文中所使用，加连字符化学组合物标记指示包含于特定混合物或化合物中的元素且意欲表示涉及所指示元素的所有化学计量。
如本文中所使用，术语“改变状态”指代存储元件材料将其状态从非晶状态改变成多晶状态，或从多晶状态改变成非晶状态。存储元件材料可响应于由施加到存储元件材料的电流产生的热量而改变其状态。不经意地改变存储元件材料的状态可能对其中形成存储元件材料的存储器阵列不利。例如，不经意地改变存储元件材料的状态可能引起不准确的读取。存储元件材料的两个状态可具有不同电阻。可围绕存储元件材料形成电路以读取存储元件材料的电阻。读取存储元件材料的电阻可允许电路检测“1”或“0”是否存储于由存储元件材料形成的存储器单元上。不经意地改变存储器单元的状态会使得存储器单元在预期存储相反值时错误地存储“1”或“0”。这可降低存储器阵列的性能，因为存储器阵列将存储与预期用于存储器阵列以执行其预期功能的值相反的值。
感测线101的竖直部分102及水平部分104可改进通过存储器阵列的电流的流动且减小上文所描述的电压尖峰。在一些实施例中，施加到感测线101的电流可流过连接在竖直堆叠的底部部分处的感测线101的水平部分104。例如，如果感测线101-1的竖直部分102-1相比于感测线101-1的竖直部分102-4较接近电源，那么电流可通过流过水平部分104-2而流动到感测线101-1的竖直部分102-4。这可防止电流流过存储器阵列的多个其它区域，且因此，减小在流动到感测线101-1的竖直部分102-4时损耗的电流量。在流动到感测线101-1的竖直部分102-4时损耗的电流量可经减小，这是因为通过流过感测线101-1的水平部分104-2而非通过存储器阵列的替代路线，电流可不流过多种电组件且因那些电组件的寄生电阻而损耗电流。感测线101-1的水平部分104-2可具有寄生电阻，但所述寄生电阻可低于通过存储器单元的替代路线上的电组件的寄生电阻。因此，使电流流过感测线101-1的水平部分104-2可减小电流在流过存储器阵列时损耗的量。这可改进电流的流动且避免上文所论述的电压尖峰。在一些实施例中，电流可流过感测线101-1的水平部分104-1，且经历与通过流过感测线101-1的水平部分104-2可经历的情况类似的经改进电流流动。
图2示出根据本公开的数个实施例形成的具有感测线的实例3D存储器阵列210的3D视图。例如，如图2中所示，阵列210包含：感测线201-1及201-2(个别地或统称为感测线201)、感测线201的竖直部分202-1、202-2、202-3、202-4、202-5、202-6、202-7及202-8(个别地或统称为竖直部分202)、感测线201的水平部分204-1及204-3(个别地或统称为水平部分204)、存取线206-1、206-2、206-3、206-4、206-5、206-6、206-7、206-8、206-9、206-10、206-11及206-12(个别地或统称为存取线206)，以及耦合到感测线201的竖直部分及存取线206的存储器单元208-1及208-2(个别地或统称为存储器单元208)。然而，本公开的实施例并不限于特定数目个感测线、存取线或存储器单元。
感测线201可包含竖直部分202及水平部分204。感测线201的竖直部分202中的每一者可位于不同竖直堆叠中，如本文中将进一步描述(例如，结合图4)。感测线201的水平部分204可在竖直堆叠的顶部部分处连接感测线201的竖直部分202。在一些实施例中，在竖直堆叠的顶部部分处连接到感测线201的水平部分204的感测线201的竖直部分202可不连接到在竖直堆叠的底部部分处的感测线201的水平部分(例如，图1的感测线102的水平部分104-2)。
连接感测线201的竖直部分202的水平部分204可通过减小交叉块差及改进存储器阵列中的电流流动而有益于存储器阵列。在一些实施例中，可实现这些益处，因为电流可流过感测线201的水平部分204。例如，如果电源相比于感测线202-1的竖直部分202-4较接近感测线201-1的竖直部分202-1，那么电源可产生施加到感测线201-1的电流。在一些实施例中，电流可从感测线201-1的竖直部分202-1的底部部分流动到感测线201-1的竖直部分202-1的顶部部分。电流可通过跨越感测线201-1的水平部分204-1流动而从感测线201-1的竖直部分202-1的顶部部分流动到感测线201-1的竖直部分202-4的顶部部分。所述电流可接着流动到耦合到感测线201-1的竖直部分202-4的存储器单元208。
感测线201的水平部分204可有益于其中施加电流的存储器装置。例如，以类似于先前结合图1针对感测线101所描述的方式，允许电流流过感测线201的水平部分204可减小(例如，防止)交叉块差且改进电流流动。
图3示出根据本公开的数个实施例形成的具有感测线的实例3D存储器阵列312的3D视图。例如，如图3中所示，阵列312包含：感测线301-1及301-2(个别地或统称为感测线301)、感测线301的竖直部分302-1、302-2、302-3、302-4、302-5、302-6及302-8(个别地或统称为竖直部分302)、感测线301的水平部分304-1、304-2、304-3及304-4(个别地或统称为水平部分304)、存取线306-1、306-2、306-3、306-4、306-5、306-6、306-7、306-8、306-9、306-10、306-11及306-12(个别地或统称为存取线306)，以及耦合到感测线301的竖直部分及存取线306的存储器单元308-1及308-2(个别地或统称为存储器单元308)。然而，本公开的实施例并不限于特定数目个感测线、存取线或存储器单元。
感测线301可包含竖直部分302及水平部分304。感测线301的竖直部分302中的每一者可包含于竖直堆叠中。感测线301的水平部分304可在竖直堆叠的顶部部分处及竖直堆叠的底部部分处连接到竖直部分302。在一些实施例中，在竖直堆叠的底部部分处连接到感测线301的水平部分304的感测线301的竖直部分302可不连接到在竖直堆叠的顶部部分处的感测线301的水平部分304。例如，如图3中所示，如果感测线301-1的竖直部分302-2及302-3可连接于竖直堆叠的底部部分处，那么竖直部分302-2及302-3不可也连接于竖直堆叠的顶部部分处。在一些实施例中，在竖直堆叠的顶部部分处连接到感测线301的水平部分304的感测线301的竖直部分302可不连接到在竖直堆叠的底部部分处的感测线301的水平部分304。例如，如图3中所示，如果感测线301-1的竖直部分302-1及302-2在竖直堆叠的顶部部分处连接到感测线301-1的水平部分304-1，那么感测线301-1的竖直部分302-1及302-2不可也在竖直堆叠的底部部分处连接到感测线301-1的水平部分304-2。在一些实施例中，感测线301的竖直部分302可在一些竖直堆叠的顶部部分及底部部分处连接到感测线301的水平部分304。例如，如图3中所示，感测线301-1的竖直部分302-2可在竖直堆叠的顶部部分处连接到竖直部分302-1，且感测线301-1的竖直部分302-2可在竖直堆叠的底部部分处连接到竖直部分302-3。
连接感测线301的竖直部分302的水平部分304可通过减小交叉块差及改进存储器阵列中的电流流动而有益于存储器阵列。在一些实施例中，可实现这些益处，因为电流可流过感测线301的水平部分304。例如，如果电源相比于感测线301-1的竖直部分302-4较接近感测线301-1的竖直部分302-1，那么电源可产生施加到感测线301-1的电流。在一些实施例中，电流可从感测线301-1的竖直部分302-1的底部流动到感测线301-1的竖直部分302-1的顶部。电流可通过跨越感测线301-1的水平部分304-1流动而从感测线301-1的竖直部分302-1的顶部流动到感测线301-1的竖直部分302-2的顶部。所述电流可从感测线301-1的竖直部分302-2的顶部流动到感测线301-1的竖直部分302-2的底部。电流接着可通过感测线301-1的水平部分304-2从感测线301-1的竖直部分302-2的底部流动到感测线301-1的竖直部分302-3的底部。电流可继续以此图案流动，直到其到达其预期存储器单元为止。通过如上文所描述那样流过存储器阵列，相比于电流并不流过存储器阵列的情况，电流在流过存储器单元时损耗的量可减小，如上文所描述。
图4示出根据本公开的数个实施例的3D存储器阵列的实例竖直堆叠414的截面侧视图。如图4中所示，竖直堆叠414可包含：感测线(例如，图1的感测线101)的竖直部分402；存储器单元408-1、408-3、408-4、408-5、408-6及408-7(个别地或统称为存储器单元408)，其具有电极416-1、416-2、416-3、416-4、416-5、416-6、416-7、416-8、416-9、418-10、416-11及416-12(个别地或统称为电极416)及存储元件材料418-1、418-2、418-3、418-4、418-5及418-6(个别地或统称为存储元件材料418)；及存取线406-1、406-2、406-7、406-8、406-13及406-14(个别地或统称为存取线406)。
如图4中所示，多个存储器单元408可耦合到感测线402的竖直部分。每一存储器单元408可包含存储元件材料418及在存储元件材料的对置侧上的两个电极416。在一些实施例中，存储器单元408可耦合到感测线402的对置侧。例如，存储器单元408-1及408-5可耦合到感测线402的对置侧，存储器单元408-3及408-6可耦合到感测线402的对置侧，且存储器单元408-4及408-7可耦合到感测线402的对置侧。在一些实施例中，每一电极416可具有十纳米(nm)的宽度，且每一存储元件材料418可具有25nm或26nm的宽度。
如图4中所示，存储器单元408中的每一者可耦合到不同相应存取线406。例如，存储器单元408-1可耦合到存取线406-1，存储器单元408-5可耦合到存取线406-2等。耦合到存储器单元408的每一存取线406可垂直于感测线402。在一些实施例中，每一存取线406可具有50nm的高度及20nm的宽度。
如上文所陈述，感测线(例如，图1的感测线101)的水平部分(例如，图1的水平部分104)可在竖直堆叠414的包含感测线的竖直部分402的顶部及/或底部部分处连接感测线的竖直部分402。例如，在一些实施例中，感测线的水平部分可在竖直堆叠414的顶部处而非底部处连接感测线的竖直部分402。在一些实施例中，水平感测线可在竖直堆叠414的底部处而非顶部处连接感测线的竖直部分402。在一些实施例中，水平感测线可在竖直堆叠414的顶部部分及底部部分两者处连接感测线的竖直部分402。在一些实施例中，感测线的水平部分可将感测线的竖直部分402连接到竖直堆叠414的顶部处的感测线的另一竖直部分，且水平部分可将感测线的竖直部分402连接到竖直堆叠的底部部分处的感测线的又一竖直部分。即，感测线的水平部分可将感测线的单个竖直部分402耦合到感测线的两个单独竖直部分，其中感测线的竖直部分402可连接到竖直堆叠414的顶部处的感测线的其它竖直部分中的一者，且连接到竖直堆叠414的底部处的感测线的另一竖直部分。
图5示出根据本公开的数个实施例的3D存储器阵列的实例竖直堆叠514的自上而下视图。如图5中所示，竖直堆叠514-1、514-2及514-3(个别地或统称为竖直堆叠514)可包含：感测线的竖直部分502-1、502-2及502-3(个别地或统称为竖直部分502)；存储器单元508-1、508-2、508-5、508-8、508-10及508-11(个别地或统称为存储器单元508)，其具有电极516-1、516-2、516-7、516-8、516-13、516-14、516-15、516-16、516-17、518-18、516-19及516-20(个别地或统称为电极516)及存储元件材料518-1、518-4、518-7、518-8、518-9及518-10(个别地或统称为存储元件材料518)；及存取线506-1及506-2(个别地或统称为存取线506)。
如图5中所示，多个竖直堆叠514中的每一者可包含感测线的竖直部分502、耦合到感测线的竖直部分502的多个存储器单元508，及耦合到存储器单元508的多个存取线506。在一些实施例中，感测线的竖直部分502可具有50nm的宽度。每一存储器单元508可包含耦合到多个电极516的存储元件材料518。如图5中所示，多个竖直堆叠514中的每一者可邻接于彼此形成。
图5展示多个竖直堆叠514的特定部分。如先前图4中所示，多个竖直堆叠514中的每一者可在感测线的竖直部分502的不同部分处耦合到存储器单元508及存取线506。如图5中所示，耦合到感测线的多个竖直部分502中的每一者的同一部分的存储器单元508可耦合到同一存取线506。
图6A到6J示出根据本公开的数个实施例的与形成3D存储器阵列相关联的处理步骤的截面图。图6A到6J中所示出的工艺在对应于3D存储器阵列形成工艺的处理活动的特定时间点处展示。为了易于示出，可省略包含于特定3D存储器阵列形成序列中的其它处理活动。
图6A示出在时间点620处的介电材料622及存储元件材料624的形成(例如，沉积)。在一些实施例中，存储元件材料624可为硫属化物材料，且介电材料可为氧化物材料，例如但不限于氧化铝(AlOx)。介电材料622及存储元件材料624可形成于在衬底材料上方形成的半导体材料上方，或可形成于感测线材料(图6A中未展示)上方。如图6A中所示出，介电材料622及存储元件材料624可交替地形成。在一些实施例中，介电材料622及存储元件材料624可重复地交替形成，以形成至多64层介电材料622与存储元件材料624的堆叠。在一些实施例中，感测线的水平部分可形成于衬底材料中，且介电材料622及存储元件材料624可形成于感测线材料的水平部分上方。
图6B到6E示出在时间点621处的感测线的竖直部分的形成。在图6B中，开口625可形成于介电材料622及存储元件材料624中。在一些实施例中，可使用非选择性蚀刻形成开口。在一些实施例中，可形成类似于开口625的多个开口。
在图6C中，可使用选择性蚀刻移除邻近开口625的存储元件材料624。
在图6D中，电极材料626-1、626-2、626-3及626-4(个别地或统称为电极材料626)可形成于从其中移除邻近开口625的存储元件材料624的部分的区域中，且接着可移除电极材料626的部分。
在图6E中，感测线材料628可形成于开口625中。例如，感测线材料628可邻近开口625中的电极材料626而形成。在一些实施例中，可使用原子层沉积(ALD)形成感测线材料628。在一些实施例中，存取线材料(例如，图6H的存取线材料630)而非感测线材料628可沉积于开口625中。
图6F到6I示出在时间点630处的存取线的形成。在图6F中，开口627可形成于介电材料622及存储元件材料624中。在一些实施例中，可使用非选择性蚀刻形成开口627。开口627可邻近开口625形成。在一些实施例中，可形成类似于开口627的多个开口。此外，如图6F中所示，可使用选择性蚀刻进一步移除邻近开口627的存储元件材料624的部分。在一些实施例中，相比于邻近开口625，移除邻近开口627的较多存储元件材料624。
在图6G中，电极材料626-5、626-6、626-7及626-8(个别地或统称为电极材料626)可形成于从其中移除存储元件材料624的部分的区域中。可从邻近开口627的区域移除电极材料626的部分，如图6G中所示。
在图6H中，存取线材料630可形成(例如，沉积)于邻近电极材料626的开口627中。例如，存取线材料630可填充从其中移除电极材料626的空间，如图6H中所示。
在图6I中，可从开口627移除存取线材料630且保留在从其中移除电极材料626的空间中。在从开口627移除存取线材料630之后，可在开口627中形成介电材料632，如图6I中所示。在一些实施例中，介电材料622与介电材料632可为不同材料。在一些实施例中，介电材料622与介电材料632可为相同材料。
图6J示出在时间点634处的感测线的水平部分629的形成。在图6J中，感测线的水平部分629可形成于感测线的竖直部分628及介电材料632上方。在一些实施例中，感测线的竖直部分628与感测线的水平部分629可为相同材料。在一些实施例中，感测线的竖直部分628与水平部分629可为不同材料。感测线的水平部分629可在竖直堆叠(例如，图4的竖直堆叠414)的顶部处连接感测线的竖直部分628。在一些实施例中，存取线材料与感测线材料可为相同材料。在一些实施例中，存取线的水平部分可在竖直堆叠的顶部处连接形成于开口中的存取线的竖直部分而非感测线材料。
图7为包含根据本公开的数个实施例形成的至少一个存储器阵列770的计算系统756的功能框图。结合图7使用的编号规约并不遵照适用于图1到6的早期介绍的编号规约及序列。
在图7中所示出的实施例中，存储器系统762包含存储器接口764、数个存储器装置768-1,…,768-N，以及可选择地耦合到存储器接口764及存储器装置768-1,…,768-N的控制器766。存储器接口764可用以在存储器系统762与例如主机758的另一装置之间传达信息。主机758可包含处理器(未展示)。如本文中所使用，“处理器”可为数个处理器，例如并行处理系统、数个协处理器等。实例主机可包含以下各者或实施于以下各者中：膝上型计算机、个人计算机、数字相机、数字记录装置及播放装置、移动电话、PDA、记忆卡读取器、接口集线器等。此主机758可与对半导体装置及/或SSD执行的制造操作相关联。
在数个实施例中，主机758可与主机接口760相关联(例如，包含或耦合到所述主机接口)。主机接口760可使得能够输入经缩放偏好(例如，以数值及/或结构上定义的梯度)，以定义例如待由处理设备(未展示)实施的存储器装置(例如，如768处所示)及/或形成于其上的存储器单元阵列(例如，如770处所示)的最终结构或中间结构的关键尺寸(CD)。阵列包含根据本文中所描述的实施例形成的具有半导体结构、存取线及介电材料的存取装置。可经由输入由主机758存储的数个偏好、输入来自另一存储系统(未展示)的偏好及/或输入由用户(例如，操作人员)作出的偏好将经缩放偏好提供到主机接口760。
存储器接口764可呈标准化物理接口的形式。例如，当存储器系统762用于计算系统756中的信息(例如，数据)存储时，存储器接口764可为串行高级附接技术(SATA)接口、高速外围组件互连(PCIe)接口或通用串行总线(USB)接口，以及其它物理连接器及/或接口。然而，大体上说，存储器接口764可提供用于在存储器系统762的控制器766与主机758之间(例如，经由主机接口760)传递控制、地址、信息、经缩放偏好及/或其它信号的接口。
控制器766可包含例如固件及/或控制电路(例如，硬件)。控制器766可操作地耦合到及/或包含于与存储器装置768-1,…,768-N中的一或多者相同的物理装置(例如，裸片)上。例如，控制器766可为或可包含作为可操作地耦合到包含存储器接口764及存储器装置768-1,…,768-N的电路(例如，印刷电路板)的硬件的ASIC。替代地，控制器766可包含于通信地耦合到包含存储器装置768-1,…,768-N中的一或多者的物理装置(例如，裸片)的单独物理装置上。
控制器766可与存储器装置768-1,…,768-N通信以指示用以感测(例如，读取)、编程(例如，写入)及/或擦除信息的操作，以及用于管理存储器单元的其它功能及/或操作。控制器766可具有可包含数个集成电路及/或离散组件的电路。在数个实施例中，控制器766中的电路可包含用于控制跨越存储器装置768-1,…,768-N的存取的控制电路，及/或用于提供主机758与存储器系统762之间的转译层的电路。
存储器装置768-1,…,768-N可包含例如数个存储器阵列770(例如，易失性及/或非易失性存储器单元阵列)。例如，存储器装置768-1,…,768-N可包含根据本文中所公开的实施例形成的存储器单元阵列。如将了解，存储器装置768-1,…,768-N的存储器阵列770中的存储器单元可呈RAM架构(例如，DRAM、SRAM、SDRAM、FeRAM、MRAM、ReRAM等)、快闪架构(例如，NAND、NOR等)、三维(3D)RAM及/或快闪存储器单元架构，或包含柱及邻近沟槽的某一其它存储器阵列架构。
存储器装置768可形成于同一裸片上。存储器装置(例如，存储器装置768-1)可包含形成于裸片上的一或多个存储器单元阵列770。存储器装置可包含与形成于裸片上的一或多个阵列770或其部分相关联的感测电路772及控制电路774。感测电路772可用以确定(感测)存储于阵列770的行中的特定存储器单元处的特定数据值(例如，0或1)。除了响应于来自主机758及/或主机接口760的命令而指示存储、擦除等数据值以外，控制电路774还可用以指示感测电路772感测特定数据值。命令可经由存储器接口764直接发送到控制电路774或经由控制器766发送到控制电路774。
图7中所示出的实施例可包含未示出以免混淆本公开的实施例的额外电路。例如，存储器装置768可包含地址电路以锁存通过I/O电路提供于I/O连接器上方的地址信号。地址信号可由行解码器及列解码器接收及解码以存取存储器阵列770。应了解，地址输入连接器的数目可取决于存储器装置768及/或存储器阵列770的密度及/或架构。
在本公开的上文详细描述中，参考附图，所述附图形成本文的部分，且其中借助于说明而展示可如何实践本公开的一或多个实施例。以充分细节描述这些实施例，以允许所属领域的一般技术人员实践本公开的实施例，且应理解，可利用其它实施例，且可作出工艺、电及/或结构改变，而不背离本公开的范围。
应理解，本文中所使用的术语仅出于描述特定实施例的目的，且不意欲为限制性的。如本文中所使用，除非上下文另有清晰指示，否则单数形式“一(a)”、“一(an)”及“所述”包含单个及多个指示物，“数个”、“至少一个”及“一或多个”同样如此(例如，数个存储器阵列可指一或多个存储器阵列)，然而“多个”意图指此类事物中的多于一者。此外，在整个本申请案中在许可意义上(即，可能、能够)而非强制意义上(即，必须)使用词“可(can/may)”。术语“包含”及其衍生词意指“包含(但不限于)”。术语“耦合(coupled/coupling)”意指物理地直接或间接连接，且除非另有说明，否则如适于上下文，可包含用于存取指令(例如，控制信号、地址信号等)及数据及/或用于移动(传输)指令及数据的无线连接。
虽然本文中已示出且描述包含半导体材料、底层材料、结构材料、介电材料、电容器材料、衬底材料、硅酸盐材料、氧化物材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、开口以及与半导体结构形成相关的其它材料及/或组件的各种组合及配置的实例实施例，但本公开的实施例不限于本文中明确列举的那些组合。半导体材料、底层材料、结构材料、介电材料、电容器材料、衬底材料、硅酸盐材料、氧化物材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、与半导体结构形成相关的开口及/或沟槽的侧壁的不同于本文中所公开的组合及配置的其它组合及配置明确地包含于本公开的范围内。
尽管本文中已示出并描述特定实施例，但所属领域的一般技术人员将了解，经计算以达成相同结果的布置可取代所示的特定实施例。本公开意欲涵盖本公开的一或多个实施例的调适或变化。应理解，上文描述是以说明性方式而非限制性方式作出。在审阅上文描述后，上文实施例的组合及本文中未具体描述的其它实施例将对所属领域的技术人员显而易见。本公开的一或多个实施例的范围包含使用上文结构及工艺的其它应用。因此，应参考随附权利要求书连同此权利要求书授权的等效物的完全范围来确定本公开的一或多个实施例的范围。
在前述具体实施方式中，出于精简本公开的目的，在单个实施例中将一些特征分组在一起。不应将本公开的此方法解释为反映本公开的所公开实施例必须使用比在每一权利要求中明确陈述的特征更多的特征的意图。确切地说，如所附权利要求书所反映，本发明主题在于单个所公开实施例的少于全部的特征。因此，所附权利要求书特此并入到具体实施方式中，其中每一权利要求就其自身来说作为单独实施例。

Claims (20)

1.一种设备，其包括：
三维(3D)存储器阵列，其包含：
感测线；及
多个竖直堆叠，其中所述竖直堆叠中的每一相应者包含：
所述感测线的不同相应部分；
第一存储器单元，其耦合到所述感测线的所述部分；
第二存储器单元，其耦合到所述感测线的所述部分；
第一存取线，其耦合到所述第一存储器单元，其中所述第一存取线垂直于所述感测线；及
第二存取线，其耦合到所述第二存储器单元，其中所述第二存取线垂直于所述感测线的所述部分。
2.根据权利要求1所述的设备，其中：
所述第一存储器单元及所述第二存储器单元各自包含存储元件材料及多个电极；且
所述存储元件材料为硫属化物材料。
3.根据权利要求1到2中任一权利要求所述的设备，其中所述竖直堆叠中的每一相应者包含：
第三存储器单元，其耦合到所述感测线的所述部分；
第四存储器单元，其耦合到所述感测线的所述部分；
第三存取线，其耦合到所述第三存储器单元，其中所述第三存取线垂直于所述感测线的所述部分；及
第四存取线，其耦合到所述第四存储器单元，其中所述第四存取线垂直于所述感测线的所述部分。
4.根据权利要求1到2中任一权利要求所述的设备，其中所述感测线的所述不同相应部分在所述竖直堆叠的顶部部分处通过所述感测线的水平部分连接。
5.根据权利要求1到2中任一权利要求所述的设备，其中所述感测线的所述不同相应部分在所述竖直堆叠的底部部分处通过所述感测线的水平部分连接。
6.一种设备，其包括：
三维(3D)存储器阵列，其包含：
感测线；及
多个竖直堆叠，其中所述竖直堆叠中的每一相应者包含：
所述感测线的不同相应部分，其中所述感测线的所述不同相应部分在所述竖直堆叠的顶部部分及所述竖直堆叠的底部部分处通过所述感测线的水平部分连接；
第一存储器单元及第二存储器单元，其耦合到所述感测线的所述相应部分的对置侧；及
第一存取线及第二存取线，其分别耦合到所述第一存储器单元及所述第二存储器单元，其中所述第一存取线及所述第二存取线垂直于所述感测线的所述部分。
7.根据权利要求6所述的设备，其中在所述竖直堆叠的所述底部部分处的所述感测线的所述水平部分形成于所述3D存储器阵列的衬底材料中。
8.根据权利要求6到7中任一权利要求所述的设备，其中在所述竖直堆叠的所述顶部部分处的所述感测线的所述水平部分与在所述竖直堆叠的所述底部部分处的所述感测线的所述水平部分对准。
9.根据权利要求6到7中任一权利要求所述的设备，其中激活在所述竖直堆叠的所述底部部分或所述顶部部分处的所述感测线的所述水平部分会激活每一竖直堆叠的所述感测线的所述不同相应部分。
10.一种设备，其包括：
三维(3D)交叉点存储器阵列，其包含：
感测线；及
多个竖直堆叠，其中所述竖直堆叠中的每一相应者包含：
所述感测线的不同相应部分，其中一些竖直堆叠的所述感测线的所述不同相应部分在那些竖直堆叠的顶部部分处连接到所述感测线的水平部分，且其它竖直堆叠的所述感测线的所述不同相应部分在那些竖直堆叠的底部部分处连接到所述感测线的水平部分；
第一存储器单元及第二存储器单元，其耦合到位线的所述相应部分的对置侧；及
第一存取线及第二存取线，其分别耦合到所述第一存储器单元及所述第二存储器单元，其中所述第一存取线及所述第二存取线垂直于所述感测线的所述部分。
11.根据权利要求10所述的设备，其中：
在所述竖直堆叠的所述顶部部分处连接到所述感测线的所述水平部分的所述感测线的所述部分并不连接到在所述竖直堆叠的所述底部部分处的所述感测线的所述水平部分；且
在所述竖直堆叠的所述底部部分处连接到所述感测线的所述水平部分的所述感测线的所述部分并不连接到在所述竖直堆叠的所述顶部部分处的所述感测线的所述水平部分。
12.根据权利要求10所述的设备，其中一些竖直堆叠的所述感测线的所述不同相应部分在那些竖直堆叠的所述顶部部分处及所述底部部分处连接到所述感测线的所述水平部分。
13.一种方法，其包括：
在半导体材料上方形成第一介电材料及存储元件材料；
在所述第一介电材料及所述存储元件材料中形成第一多个开口；
移除邻近所述第一多个开口的所述存储元件材料的部分；
在从其中移除所述存储元件材料的所述部分的区域中形成第一电极材料；
在邻近所述第一电极材料的所述第一多个开口中形成感测线材料；
在所述第一介电材料及所述存储元件材料中形成第二多个开口；
移除邻近所述第二多个开口的所述存储元件材料的部分；
在从其中移除邻近所述第二多个开口的所述存储元件材料的所述部分的区域中形成第二电极材料；
在邻近所述第二电极材料的所述第二多个开口中形成存取线材料；
从所述第二多个开口移除所述存取线材料的部分；
在从其中移除所述存取线材料的所述部分的区域中形成第二介电材料；及
在所述感测线材料上方形成水平感测线材料以连接形成于所述第一多个开口中的所述感测线材料。
14.根据权利要求13所述的方法，其进一步包括交替地形成所述第一介电材料及所述存储元件材料。
15.根据权利要求13到14中任一权利要求所述的方法，其进一步包括相比于邻近所述第一多个开口的存储元件材料，移除邻近所述第二多个开口的较多存储元件材料。
16.根据权利要求15所述的方法，其进一步包括移除所述第一电极材料及所述第二电极材料的部分。
17.根据权利要求13到14中任一权利要求所述的方法，其进一步包括形成邻近所述第一多个开口的所述第二多个开口。
18.一种方法，其包括：
在衬底材料中形成第一水平感测线材料；
在所述水平感测线材料上方形成第一介电材料及存储元件材料；
在所述第一介电材料及所述存储元件材料中形成第一多个开口；
移除邻近所述第一多个开口的所述存储元件材料的部分；
在从其中移除所述存储元件材料的区域中形成第一电极材料；
在所述第一多个开口中形成感测线材料；
在所述第一介电材料及所述存储元件材料中形成第二多个开口；
移除邻近所述第二多个开口的所述存储元件材料的部分；
在从其中移除邻近所述第二多个开口的所述存储元件材料的所述部分的区域中形成第二电极材料；
在邻近所述第二电极材料的所述第二多个开口中形成存取线材料；
从所述第二多个开口移除所述存取线材料的部分；
在从其中移除所述存取线材料的区域中形成第二介电材料；及
在所述感测线材料上方形成第二水平感测线材料以连接形成于所述第一多个开口中的所述感测线材料。
19.根据权利要求18所述的方法，其进一步包括在所述第二多个开口中形成所述第二介电材料。
20.根据权利要求18所述的方法，其进一步包括：
在所述第一多个开口中形成所述存取线材料及在所述第二多个开口中形成所述感测线材料；及
在所述存取线材料上方形成水平存取线材料以连接形成于所述第一多个开口中的所述存取线材料。
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