CN115528096A - 制造包括具有硅化物层的mos晶体管的半导体器件的方法 - Google Patents

制造包括具有硅化物层的mos晶体管的半导体器件的方法 Download PDF

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Abstract

本发明公开了制造包括具有硅化物层的MOS晶体管的半导体器件的方法。一种制造MOS晶体管的方法，包括：在衬底之上形成栅极介电材料层；在栅极介电材料层之上形成下部栅电极材料层；执行第一离子轰击工艺，用第一离子轰击下部栅电极材料层；在下部栅电极材料层之上形成包括非晶硅层的中间栅电极材料层；在中间栅电极材料层之上形成上部栅电极材料层；执行第二离子轰击工艺，以用第二离子轰击上部栅电极材料层；以及在下部栅电极材料层和上部栅电极材料层中形成硅化物层，以形成下部栅电极层和上部栅电极层。

Description

制造包括具有硅化物层的MOS晶体管的半导体器件的方法
相关申请的交叉引用
本申请要求于2021年6月24日提交的编号为10-2021-0082117的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及包括MOS晶体管的半导体器件，以及用于制造包括MOS晶体管的半导体器件的方法，该MOS晶体管为具有硅化物层的各种结构。
背景技术
正在研究和开发高度集成的半导体器件。高度集成的半导体器件包括高k栅极介电层或铁电栅极介电层。在制造半导体器件的过程中，栅极介电层可能会受到过大的应力，使得它们的相态发生变化并且它们的特性会劣化，这是有问题的。
发明内容
本公开的实施例涉及具有硅化物层的MOS晶体管结构。
本公开的实施例涉及一种用于形成具有硅化物层的MOS晶体管的方法。
本公开的实施例涉及包括具有硅化物层的MOS晶体管结构的半导体器件和系统。
本公开的实施例涉及一种用于制造包括具有硅化物层的MOS晶体管结构的半导体器件的方法。
本公开的目的不限于上述目的，对于本领域技术人员来说显而易见的是，还可以存在以上未提及的其他目的。
根据本公开的一个实施例，一种制造MOS晶体管的方法包括：在衬底之上形成栅极介电材料层；在栅极介电材料层之上形成下部栅电极材料层；执行第一离子轰击工艺，用第一离子轰击下部栅电极材料层；在下部栅电极材料层之上形成包括非晶硅层的中间栅电极材料层；在中间栅电极材料层之上形成上部栅电极材料层；执行第二离子轰击工艺，以用第二离子轰击上部栅电极材料层；以及，在下部栅电极材料层和上部栅电极材料层中形成硅化物层，以形成下部栅电极层和上部栅电极层。
根据本公开的另一实施例，一种形成MOS晶体管的方法包括：在衬底之上形成栅极介电材料层；在栅极介电材料层之上形成基底栅电极材料层；在基底栅电极材料层之上形成下部栅电极材料层；在下部栅电极材料层之上形成中间栅电极材料层；在中间栅电极材料层之上形成上部栅电极材料层；以及，在下部栅电极材料层的上部区域和上部栅电极材料层中形成硅化物层，以形成下部栅电极层和上部栅电极层。
根据本公开的又一实施例，一种MOS晶体管包括：栅极叠层，其设置在衬底之上；栅极间隔物，其设置在栅极叠层的侧表面上；源极/漏极区，其被形成在衬底中而在垂直方向上与栅极叠层或栅极间隔物对齐；其中，所述栅极叠层包括：栅极介电层；在栅极介电层之上的下部栅电极层；在下部栅电极层之上的上部栅电极层；以及在上部栅电极层之上的栅覆盖层，并且所述下部栅电极层包括第一硅化物层，以及所述上部栅电极层包括第二硅化物层。
根据本公开的另一实施例，一种制造MOS晶体管的方法，包括：在衬底上形成栅极介电材料层；在栅极介电材料层上形成阻挡材料层；在阻挡材料层上形成下部栅电极材料层；执行第一离子轰击工艺，用第一离子轰击下部栅电极材料层，以在下部栅电极材料层的一部分中形成下部空位。
附图说明
图1A至图1H是示出根据本公开实施例的半导体器件的MOS晶体管的纵向剖视图。
图2A至图2J、图3、图4、图5A至图5G、图6和图7是示出根据本公开实施例的形成半导体器件的MOS晶体管的方法的纵向剖视图。
具体实施方式
下面将参考附图更详细地描述本公开的各种实施例。然而，本发明可以以不同的形式体现并且不应被解释为限于本文阐述的实施例。而是，提供这些实施例是为了使本公开彻底和完整，并且向本领域技术人员充分传达本公开的范围。本发明的精神和范围如权利要求中所限定。
当第一层被称为在第二层“上”或在衬底“上”时，它不仅指第一层被直接形成在第二层或衬底上的情况，还指在第一层与第二层或衬底之间存在第三层的情况。附图不一定按比例绘制，并且在某些情况下，比例可能被夸大以清楚地示出实施例的特征。
图1A至图1H是示出根据本公开实施例的半导体器件的MOS晶体管的纵向剖视图。
参考图1A，根据本公开实施例的半导体器件的MOS晶体管100A可以包括形成在衬底10之上的栅极叠层GS。在栅极叠层GS两侧，MOS晶体管100A还可以包括形成在衬底10中的第一源极/漏极区11，形成在衬底10中的第二源极/漏极区12。MOS晶体管100A还可以包括在栅极叠层GS两侧形成在衬底10之上的间隔物90。栅极叠层GS可以包括栅极介电层20、基底栅电极层40、下部栅电极层50、中间栅电极层60、上部栅电极层70和栅覆盖层80。
衬底10可以包括半导体衬底。衬底10可以包括例如单晶硅层、绝缘体上硅(SOI)、外延生长的硅层或化合物半导体层。
栅极介电层20可以包括铁电材料。例如，栅极介电层20可以包括诸如氧化铪(HfOx)、氧化锆(ZrOx)和氧化铪锆(HfZrOx)的金属氧化物之中的一种。根据本公开的另一实施例，栅极介电层20还可以包括铝(Al)、钇(Y)、镧(La)、钆(Gd)和锶(Sr)之中的一种或更多种。
基底栅电极层40可以包括诸如氮化钛(TiN)、氮化钽(TaN)、钛铝合金(TiAl)、碳化钛(TiC)和氮化钨(WN)之类的金属化合物和合金之中的一种或更多种。
下部栅电极层50可以包括诸如钴(Co)、镍(Ni)、铪(Hf)、钼(Mo)、钛(Ti)、铝(Al)、钽(Ta)和钨(W)以及氮化钛(TiN)之类的可硅化金属和可硅化金属氮化物之中的一种或更多种。下部栅电极层50可以部分地或完全地包括硅化物层。例如，下部栅电极层50可以包括金属硅化物，其包括硅化钛(TiSi)、硅化铝(AlSi)、硅化钽(TaSi)、硅化钨(WSi)、硅化钴(CoSi)、硅化镍(NiSi)、硅氮化钛(TiNSi)、硅化钛铝(TiAlSi)、碳硅化钛(TiCSi)、硅氮化钽(TaNSi)和其他金属硅化合物中的至少一种。下部栅电极层50可以包括相对富含金属的下部硅化物区和相对富含硅的上部硅化物区。
中间栅电极层60可以包括硅层。例如，中间栅电极层60可以包括掺杂有诸如砷(As)、锑(Sb)和磷(P)的N型离子或者诸如硼(B)、氟化硼(BF2)、镓(Ga)和铟(In)的P型离子的多晶硅。
上部栅电极层70可以包括金属、金属化合物或其合金之中的一种或更多种。例如，金属可以包括钛(Ti)、铝(Al)、钽(Ta)或钨(W)。例如，金属化合物可以包括氮化钛(TiN)、氮化铝(AlN)、氮化钽(TaN)或氮化钨(WN)。上部栅电极层70可以部分地或完全地包括硅化物层。例如，上部栅电极层70可以包括金属硅化物，其包括硅化钛(TiSi)、硅化铝(AlSi)、硅化钽(TaSi)、硅化钨(WSi)、硅化钴(CoSi)、硅化镍(NiSi)和其他金属硅化合物中的至少一种。上部栅电极层70可以包括相对富含硅的下部硅化物区和相对富含金属的上部硅化物区。
栅覆盖层80可以包括诸如氮化硅的介电材料。
栅极叠层GS的侧面可以垂直对齐。例如，栅极介电层20、基底栅电极层40、下部栅电极层50、中间栅电极层60、上部栅电极层70和栅覆盖层80的两个侧面可以在垂直方向上对齐。
第一源极/漏极区11可以包括第一浅源极/漏极区11a和第一深源极/漏极区11b。第一浅源极/漏极区11a和第一深源极/漏极区11b可以彼此部分重叠。
第二源极/漏极区12可以包括第二浅源极/漏极区12a和第二深源极/漏极区12b。第二浅源极/漏极区12a和第二深源极/漏极区12b可以彼此部分重叠。
第一源极/漏极区11和第二源极/漏极区12可以包括诸如砷(As)、锑(Sb)和磷(P)的N型离子或者诸如硼(B)、氟化硼(BF2)、镓(Ga)和铟(In)的P型离子。
第一浅源极/漏极区11a的侧端和第二浅源极/漏极区12a的侧端可以与栅极叠层GS的侧面对齐。第一深源极/漏极区11b的侧端和第二深源极/漏极区12b的侧端可以与间隔物90的侧面对齐。
参考图1B，根据本公开实施例的半导体器件的MOS晶体管100B可以包括：形成在衬底10之上的栅极叠层GS，形成在衬底10中的第一源极/漏极区11和第二源极/漏极区12，以及在栅极叠层GS的两侧形成在衬底10之上的间隔物90。栅极叠层GS还可以包括设置在栅极介电层20与基底栅电极层40之间的阻挡层30。阻挡层30可以防止在栅极介电层20与基底栅电极层40之间的原子扩散。阻挡层30可以包括氮化钛(TiN)、氮化钽(TaN)及其组合之中的一种。可以通过参考图1A来理解未被描述的参考元素。
参考图1C，根据本公开实施例的半导体器件的MOS晶体管100C可以包括：形成在衬底10之上的栅极叠层GS，形成在衬底10中的第一源极/漏极区11和第二源极/漏极区12，以及在栅极叠层GS的两侧形成在衬底10之上的间隔物90。栅极叠层GS可以包括栅极介电层20、基底栅电极层40、下部栅电极层50、上部栅电极层70和栅覆盖层80。与图1A的MOS晶体管100A相比，可以省略中间栅电极层60。换言之，下部栅电极层50和上部栅电极层70可以彼此直接接触。可以通过参考图1A和图1B来理解未被描述的参考元素。
参考图1D，根据本公开实施例的半导体器件的MOS晶体管100D可以包括：形成在衬底10之上的栅极叠层GS，形成在衬底10中的第一源极/漏极区11和第二源极/漏极区12，以及在栅极叠层GS的两侧形成在衬底10之上的间隔物90。栅极叠层GS可以包括栅极介电层20、阻挡层30、基底栅电极层40、下部栅电极层50、上部栅电极层70和栅覆盖层80。与图1A的MOS晶体管100A相比，就像图1B的MOS晶体管100B一样，可以进一步包括被设置在栅极介电层20与基底栅电极层40之间的阻挡层30。与图1A的MOS晶体管100A相比，就像图1C的MOS晶体管100C一样，可以省略中间栅电极层60。可以通过参考图1A至图1C来理解未被描述的参考元素。
参考图1E，根据本公开实施例的半导体器件的MOS晶体管100E可以包括：形成在衬底10之上的栅极叠层GS，形成在衬底10中的第一源极/漏极区11和第二源极/漏极区12，以及在栅极叠层GS的两侧形成在衬底10之上的间隔物90。栅极叠层GS可以包括栅极介电层20、下部栅电极层50、中间栅电极层60、上部栅电极层70和栅覆盖层80。下部栅电极层50可以包括下部区域51和上部区域52。下部栅电极层50的下部区域51可以包括诸如氮化钛(TiN)、氮化钽(TaN)、钛铝合金(TiAl)、碳化钛(TiC)和氮化钨(WN)之类的金属化合物和合金之中的一种或更多种。下部栅电极层50的上部区域52可以包括硅化物层，该硅化物层包括硅化钛(TiSi)、硅化铝(AlSi)、硅化钽(TaSi)、硅化钨(WSi)、硅化钴(CoSi)、硅化镍(NiSi)、硅氮化钛(TiNSi)、硅化钛铝(TiAlSi)、碳硅化钛(TiCSi)、硅氮化钽(TaNSi)和其他金属硅化物中的至少一种。
参考图1F，根据本公开实施例的半导体器件的MOS晶体管100F可以包括：形成在衬底10之上的栅极叠层GS，形成在衬底10中的第一源极/漏极区11和第二源极/漏极区12，以及在栅极叠层GS的两侧形成在衬底10之上的间隔物90。栅极叠层GS可以包括栅极介电层20、阻挡层30、下部栅电极层50、中间栅电极层60、上部栅电极层70和栅覆盖层80。例如，栅极叠层GS可以包括在栅极介电层20与下部栅电极层50之间的阻挡层30。可以通过参考图1A至图1E来理解未被描述的参考元素。
参考图1G，根据本公开实施例的半导体器件的MOS晶体管100G可以包括：形成在衬底10之上的栅极叠层GS，形成在衬底10中的第一源极/漏极区11和第二源极/漏极区12，以及在栅极叠层GS的两侧形成在衬底10之上的间隔物90。栅极叠层GS可以包括栅极介电层20、下部栅电极层50、上部栅电极层70和栅覆盖层80。与图1E的MOS晶体管100E相比，可以省略中间栅电极层60。换言之，下部栅电极层50和上部栅电极层70可以彼此直接接触。可以通过参考图1A至图1F来理解未被描述的参考元素。
参考图1H，根据本公开实施例的半导体器件的MOS晶体管100H可以包括：形成在衬底10之上的栅极叠层GS，形成在衬底10中的第一源极/漏极区11和第二源极/漏极区12，以及在栅极叠层GS的两侧形成在衬底10之上的间隔物90。栅极叠层GS可以包括栅极介电层20、阻挡层30、下部栅电极层50、上部栅电极层70和栅覆盖层80。与图1E的MOS晶体管100E相比，栅极叠层GS还可以包括在栅极介电层20与下部栅电极层50之间的阻挡层30，并且中间栅电极层60可以省略。可以通过参考图1A至图1G来理解未被描述的参考元素。
图2A至图2J是示出根据本公开实施例的制造半导体器件的MOS晶体管的方法的纵向剖视图。参考图2A，根据本公开实施例的形成半导体器件的MOS晶体管的方法可以包括在衬底10之上形成栅极介电材料层20a、基底栅电极材料层40a和下部栅电极材料层50a。
衬底10可以包括半导体衬底。例如，衬底10可以包括单晶硅、SOI(绝缘体上硅)、外延生长的硅层、化合物半导体层和其他半导体材料层之中的一种。根据本公开的实施例，衬底10可以包括单晶硅晶片。
形成栅极介电材料层20a可以包括通过执行介电材料沉积工艺在衬底10之上形成铁电材料或高k材料中之一。例如，栅极介电材料层20a可以包括氧化铪(HfO)、氧化锆(ZrO)、氧化铪锆(HfZrO)、氧化铪硅(HfSiO)或它们的组合之中的一种。根据本公开的另一实施例，栅极介电材料层20a还可以包括铝(Al)、钇(Y)、镧(La)、钆(Gd)和锶(Sr)之中的一种或更多种。
形成基底栅电极材料层40a可以包括通过执行金属沉积工艺在栅极介电材料层20a之上形成诸如氮化钛(TiN)、氮化钽(TaN)、钛铝合金(TiAl)、碳化钛(TiC)或氮化钨(WN)之类的金属化合物和合金之中的一种或更多种。
形成下部栅电极材料层50a可以包括通过执行金属沉积工艺在基底栅电极材料层40a之上形成诸如钴(Co)、镍(Ni)、铪(Hf)、钼(Mo)、钛(Ti)、铝(Al)、钽(Ta)、钨(W)和氮化钛(TiN)之类的可硅化金属和可硅化金属氮化物之中的一种或更多种。
参考图2B，该方法可以包括执行初步离子轰击工艺IB1以在下部栅电极材料层50a中形成下部空位Va。初步离子轰击工艺IB1可以包括用诸如氦(He)、氖(Ne)、氩(Ar)、氙(Xe)、氪(Kr)和氡(Rn)之类的惰性元素之中的一种或更多种来轰击下部栅电极材料层50a的上部区域。可以通过离子注入工艺或等离子体工艺来执行初步离子轰击工艺IB1。下部空位Va可以主要形成在下部栅电极材料层50a的上部区域中。在基底栅电极材料层40a中可以不形成下部空位Va或者可以形成非常少的下部空位Va。
参考图2C，该方法可以包括在下部栅电极材料层50a之上形成中间栅电极材料层60a。中间栅电极材料层60a可以包括非晶硅。根据本公开的实施例，形成中间栅电极材料层60a可以包括：在下部栅电极材料层50a之上形成非晶硅层或多晶硅层，以及，通过执行预非晶化注入(PAI)工艺将多晶硅层改变成非晶硅层。预非晶化注入(PAI)工艺可以涉及用诸如氦(He)、氖(Ne)、氩(Ar)、氙(Xe)、氪(Kr)、和氡(Rn)之类的惰性元素中的一种或更多种来轰击多晶硅层。可以通过离子注入工艺或等离子体工艺来执行预非晶化注入(PAI)工艺。根据本公开的另一实施例，预非晶化注入(PAI)工艺可以包括：用足够剂量的诸如砷(As)、锑(Sb)和磷(P)的N型离子以及诸如硼(B)、氟化硼(BF2)、镓(Ga)和铟(In)的P型离子之中的一种或更多种来轰击中间栅电极材料层60a，以将它们注入中间栅电极材料层60a中。根据本公开的另一实施例，可以同时执行沉积工艺和离子注入工艺。根据本公开的又一实施例，可以在沉积工艺之后原位执行离子注入工艺。因此，中间栅电极材料层60a可以具有导电性。
由于中间栅电极材料层60a通过预非晶化注入(PAI)工艺被非晶化，所以硅原子的扩散系数可以大于多晶硅的扩散系数。例如，非晶化的中间栅电极材料层60a中的硅原子在相对较低的温度下可以具有高扩散率，并且可以具有比多晶硅层的硅原子高的扩散率。下部空位Va可以被分布为靠近下部栅电极材料层50a与中间栅电极材料层60a之间的界面。
参考图2D，该方法可以包括在中间栅电极材料层60a之上形成上部栅电极材料层70a。形成上部栅电极材料层70a可以包括：执行金属沉积工艺以形成诸如钴(Co)、镍(Ni)、铪(Hf)、钼(Mo)、钛(Ti)、铝(Al)、钽(Ta)、钨(W)和氮化钛(TiN)之类的可硅化金属和可硅化金属化合物之中的一种或更多种。
参考图2E，该方法可以包括：执行主离子轰击工艺(IB2)以在上部栅电极材料层70a中形成上部空位Vb。主离子轰击工艺(IB2)可以包括用诸如氦(He)、氖(Ne)、氩(Ar)、氙(Xe)、氪(Kr)和氡(Rn)之类的惰性元素之中的一种或更多种来轰击上部栅电极材料层70a。可以通过主离子轰击工艺IB2在整个上部栅电极材料层70a中形成上部空位Vb。可以通过离子注入工艺或等离子体工艺来执行主离子轰击工艺(IB2)。
根据本公开的另一实施例，可以省略参考图2B描述的初步离子轰击工艺。例如，主离子轰击工艺IB2还可以包括将离子通过上部栅电极材料层70a和中间栅电极材料层60a注入到下部栅电极材料层50a中。换言之，通过主离子轰击工艺(IB2)，可以分别同时在下部栅电极材料层50a和上部栅电极材料层70a中形成下部空位Va和上部空位Vb，并且可以加速中间栅电极材料层60a的非晶化。
参考2F，该方法可以包括通过执行硅化工艺使下部栅电极材料层50a和上部栅电极材料层70a硅化。例如，可以在下部栅电极材料层50a和上部栅电极材料层70a中形成硅化物层。该硅化工艺可以包括在约600℃至900℃加热衬底10、栅极介电材料层20a、基底栅电极材料层40a、下部栅电极材料层50a、中间栅电极材料层60a和上部栅电极材料层70a。
在该硅化工艺中，中间栅电极材料层60a中的硅原子可以扩散到下部栅电极材料层50a和上部栅电极材料层70a中(参见长箭头)。下部栅电极材料层50a中的下部空位Va和上部栅电极材料层70a中的上部空位Vb可以加速中间栅电极材料层60a中的硅原子的扩散。
基底栅电极材料层40a中的金属原子也可以朝着下部栅电极材料层50a和中间栅电极材料层60a扩散(参见短箭头)。然而，由于下部空位Va仅部分地分布在下部栅电极材料层50a的靠近中间栅电极材料层60a的上部区域中，因此基底栅电极材料层40a中的金属原子的扩散系数可以小于下部栅电极材料层50a中的金属原子的扩散系数。
因为基底栅电极材料层40a包括金属，所以基底栅电极材料层40a的体积在硅化工艺和其他热处理工艺期间可能增大。在硅化工艺或其他热处理工艺中，下部栅电极材料层50a、中间栅电极材料层60a和上部栅电极材料层70a的叠层的体积可以减小。换言之，下部栅电极材料层50a、中间栅电极材料层60a和上部栅电极材料层70a的叠层可以抵消和减轻基底栅电极材料层40a的体积膨胀。
当基底栅电极材料层40a的体积过度膨胀时，压缩应力可能被施加到栅极介电材料层20a。该压缩应力可以引起栅极介电材料层20a的相变。根据本公开的实施例，由于下部栅电极材料层50a、中间栅电极材料层60a和上部栅电极材料层70a的叠层的体积减小，所以可能导致拉伸应力。因此，下部栅电极材料层50a、中间栅电极材料层60a和上部栅电极材料层70a的叠层的拉伸应力可以抵消和减轻基底栅电极材料层40a的压缩应力。
由于上部栅电极材料层70a包括遍及栅电极材料层70a而分布的上部空位Vb中，所以它可以比下部栅电极材料层50a更快地被硅化并且可以具有高硅化效率。换言之，相比于下部栅电极材料层50a的体积减小，上部栅电极材料层70a可以更甚地加速中间栅电极材料层60a的体积减小。
根据本公开的实施例，由于下部栅电极材料层50a中的下部空位Va主要形成在下部栅电极材料层50a的上部区域中，所以可以缓和或防止中间栅电极材料层60a的硅原子扩散到基底栅电极材料层40a中。当中间栅电极材料层60a的硅原子扩散到基底栅电极材料层40a中时(例如，当基底栅电极材料层40a被硅化时)，基底栅电极材料层40a的电阻可以变得明显更高。而且，基底栅电极材料层40a的功函数可以改变。因此，为了获得基底栅电极材料层40a的低电阻和高导电性，可以优选主要将下部空位Va形成在下部栅电极材料层50a的上部区域中。
参考图2G，作为硅化工艺的结果，可以形成膨胀(增厚)而具有增大的体积的基底栅电极材料层40b、缩小(变薄)而具有减小的体积的下部栅电极材料层50b、中间栅电极材料层60b和上部栅电极材料层70b的叠层。下部栅电极材料层50b和上部栅电极材料层70b可以分别包括硅化物层。
参考图2H，该方法可以包括：在上部栅电极材料层70b之上形成栅覆盖材料层80a，以及在栅覆盖材料层80a之上形成掩模图案M。栅覆盖材料层80a可以包括诸如氮化硅的介电材料，并且掩模图案M可以包括光刻胶。
参考图2I，该方法可以包括：通过使用作为蚀刻掩模的掩模图案M来执行蚀刻工艺并图案化栅覆盖材料层80a、上部栅电极材料层70b、中间栅电极材料层60b、下部栅电极材料层50b、基底栅电极材料层40b和栅极介电材料层20a，来形成栅极叠层GS。栅极叠层GS可以包括栅极介电层20、基底栅电极层40、下部栅电极层50、中间栅电极层60、上部栅电极层70和栅覆盖层80。随后，可以去除掩模图案M。
该方法可以包括：使用掩模图案M或栅覆盖层80作为离子注入掩模来执行第一离子注入工艺，以在衬底10中形成第一浅源极/漏极区11a和第二浅源极/漏极区12a。第一浅源极/漏极区11a和第二浅源极/漏极区12a可以包括磷(P)、砷(A)、锑(Sb)、硼(B)、镓(Ga)和铟(In)之中的一种或更多种。
参考图2J，该方法可以包括：在栅极叠层GS的两侧形成间隔物90，以及，通过使用栅覆盖层80和间隔物90作为离子注入掩模执行第二离子注入工艺来在衬底10中形成第一深源极/漏极区11b和第二深源极/漏极区12b。第一深源极/漏极区11b和第二深源极/漏极区12b的深度可以大于第一浅源极/漏极区11a和第二浅源极/漏极区12a的深度。可以形成第一源极/漏极区11以及第二源极/漏极区12，该第一源极/漏极区11包括彼此重叠的第一浅源极/漏极区11a和第一深源极/漏极区11b，该第二源极/漏极区12包括彼此重叠的第二浅源极/漏极区12a和第二深源极/漏极区12b。
图3是示出根据本公开实施例的形成半导体器件的MOS晶体管的方法的纵向剖视图。参考图3，根据本公开实施例的半导体器件的MOS晶体管的形成方法可以包括在衬底10之上形成栅极介电材料层20a、阻挡材料层30a、基底栅电极材料层40a和下部栅电极材料层50a。相比于图2A，该方法还可以包括在栅极介电材料层20a与基底栅电极材料层40a之间形成阻挡材料层30a。阻挡材料层30a可以包括氮化钛(TiN)、氮化钽(TaN)及其组合之中的一种。根据本公开的实施例，基底栅电极材料层40a可以包括金属，例如钨(W)。随后，该方法还可以包括通过执行参考图2B至图2J描述的工艺来形成图1B所示的MOS晶体管。
图4是示出根据本公开实施例的形成半导体器件的MOS晶体管的方法的纵向剖视图。参考图4，根据本公开的实施例的形成半导体器件的MOS晶体管的方法可以包括执行参考图2A至图2F所描述的工艺，并且中间栅电极材料层60a可以完全消失。换言之，可以充分地执行硅化工艺，使得中间栅电极材料层60a中的所有硅原子可以扩散到下部栅电极材料层50a和上部栅电极材料层70a中。因此，膨胀的下部栅电极材料层50b和膨胀的上部栅电极材料层70b可以彼此直接接触。随后，该方法可以包括通过进一步执行参考图2H至图2J描述的工艺来形成图1C所示的MOS晶体管。
图5A至图5G是示出根据本公开实施例的形成半导体器件的MOS晶体管的方法的纵向剖视图。参考图5A，根据本公开实施例的形成半导体器件的MOS晶体管的方法可以包括通过执行金属沉积工艺在衬底10之上形成下部栅极介电层50a。下部栅极介电层50a可以包括诸如氮化钛(TiN)、氮化钽(TaN)、钛铝合金(TiAl)、碳化钛(TiC)或氮化钨(WN)之类的金属化合物或合金之中的一种或更多种。根据本公开的另一实施例，下部栅极介电层50a可以包括诸如钴(Co)、镍(Ni)、铪(Hf)、钼(Mo)、钛(Ti)、铝(Al)、钽(Ta)和钨(W)以及氮化钛(TiN)之类的可硅化金属和可硅化金属氮化物之中的一种或更多种。
参考图5B，该方法可以包括执行初步离子轰击工艺(IB1)以在下部栅电极材料层50a中形成下部空位Va。下部空位Va可以主要形成在下部栅电极材料层50a的上部区域52中。在下部栅电极材料层50a的下部区域51中，可以不形成下部空位Va或可以形成非常少的下部空位Va。
参考图5C，该方法可以包括在下部栅电极材料层50a之上形成中间栅电极材料层60a。根据本公开的一个实施例，通过在下部栅电极材料层50a之上形成多晶硅层并且通过执行预非晶化注入(PAI)工艺将多晶硅层改变成非晶硅层来形成中间栅电极材料层60a。
参考图5D，该方法可以包括在中间栅电极材料层60a之上形成上部栅电极材料层70a。
参考图5E，该方法可以包括通过执行主离子轰击工艺(IB2)在上部栅电极材料层70a中形成上部空位Vb。根据本公开的另一实施例，可以省略参考图5B描述的初步离子轰击工艺。例如，主离子轰击工艺IB2还可以包括将离子通过上部栅电极材料层70a和中间栅电极材料层60a注入到下部栅电极材料层50a的上部区域52中。换言之，可以通过主离子轰击工艺(IB2)分别在下部栅电极材料层50a的上部区域52和上部栅电极材料层70a中同时形成下部空位Va和上部空位Vb，并且可以加速中间栅电极材料层60a的非晶化。
参考图5F，该方法可以包括通过执行硅化工艺使下部栅电极材料层50a和上部栅电极材料层70a硅化。硅化工艺可以包括在约600℃至900℃加热衬底10、栅极介电材料层20a、下部栅电极材料层50a、中间栅电极材料层60a和上部栅电极材料层70a。由于下部栅电极材料层50a包含金属，因此下部栅电极材料层50a的体积在硅化工艺和其他热处理工艺中可能增大。下部栅电极材料层50a的上部区域52、中间栅电极材料层60a和上部栅电极材料层70a的叠层的体积可以在硅化工艺或其他热处理工艺中减小。换言之，下部栅电极材料层50a的上部区域52、中间栅电极材料层60a和上部栅电极材料层70a的叠层可以抵消和减轻下部栅电极材料层50a的下部区域51的体积膨胀。
参考图5G，作为硅化工艺的结果，可以形成膨胀(增厚)而具有增大的体积的下部栅电极材料层50b、缩小(变薄)而具有减小的体积的中间栅电极材料层60b和上部栅电极材料层70b的叠层。下部栅电极材料层50b的下部区域51可以膨胀，而下部栅电极材料层50b的上部区域52可以缩小。
随后，该方法还可以包括通过执行参考图2H至图2J描述的工艺形成图1E所示的MOS晶体管。
图6是示出根据本公开实施例的形成半导体器件的MOS晶体管的方法的纵向剖视图。参考图6，根据本公开实施例的形成半导体器件的MOS晶体管的方法可以包括在衬底10之上形成栅极介电材料层20a、阻挡材料层30a和下部栅电极材料层50a。与图5A相比，该方法还可以包括在栅极介电材料层20a与下部栅电极材料层50a之间形成阻挡材料层30a。阻挡材料层30a可以包括氮化钛(TiN)、氮化钽(TaN)及其组合之中的一种。随后，该方法还可以包括通过执行参考图5B至图5G和图2H至图2J描述的工艺来形成图1F所示的MOS晶体管。
图7是示出根据本公开实施例的形成半导体器件的MOS晶体管的方法的纵向剖视图。参考图7，该方法可以包括执行参考图5A至图5F描述的工艺，并且中间栅电极材料层60a可以完全消失。换言之，可以充分地执行硅化工艺，使得中间栅电极材料层60a中的所有硅原子可以扩散到下部栅电极材料层50a和上部栅电极材料层70a中。因此，膨胀的下部栅电极材料层50b和膨胀的上部栅电极材料层70b可以彼此直接接触。随后，该方法可以包括通过进一步执行参考图2H至图2J描述的工艺来形成图1G所示的MOS晶体管。
根据本公开的实施例，在形成MOS晶体管的过程中，施加到栅极介电层的压缩应力可以减轻。因此，MOS晶体管的性能未被劣化。
可以根据本公开的具体实施方式而理解本文未描述的本公开的各种实施例的其他效果。
虽然已经关于具体实施例描述了本发明，但是对于本领域技术人员来说显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下可以进行各种改变和修改。

Claims (21)

1.一种制造MOS晶体管的方法，包括：
在衬底之上形成栅极介电材料层；
在所述栅极介电材料层之上形成下部栅电极材料层；
执行第一离子轰击工艺，用第一离子轰击所述下部栅电极材料层；
在所述下部栅电极材料层之上形成包括非晶硅层的中间栅电极材料层；
在所述中间栅电极材料层之上形成上部栅电极材料层；
执行第二离子轰击工艺，用第二离子轰击所述上部栅电极材料层；以及
在所述下部栅电极材料层中以及在所述上部栅电极材料层中形成硅化物层，以形成下部栅电极层和上部栅电极层。
2.如权利要求1所述的方法，其中，所述执行第一离子轰击工艺包括：在所述下部栅电极材料层的上部区域的一部分中形成下部空位，以及
所述执行第二离子轰击工艺包括：在整个所述上部栅电极材料层中形成上部空位。
3.如权利要求1所述的方法，其中，所述第一离子和所述第二离子包括氦He、氖Ne、氩Ar、氙Xe、氪Kr和氡Rn中的一种或更多种。
4.如权利要求1所述的方法，其中，形成所述中间栅电极材料层包括：
在所述下部栅电极材料层之上形成多晶硅层，以及通过执行预非晶化注入工艺将所述多晶硅层改变成所述非晶硅层，以及
所述预非晶化注入工艺包括将离子注入到所述多晶硅层中。
5.如权利要求4所述的方法，其中，所述离子包括N型离子以及P型离子之中的一种或更多种，所述N型离子包括砷As、锑Sb和磷P，所述P型离子包括硼B、氟化硼BF2、镓Ga和铟In。
6.如权利要求1所述的方法，其中，在所述下部栅电极材料层中以及在所述上部栅电极材料层中形成硅化物层包括：
通过加热所述下部栅电极材料层、所述中间栅电极材料层和所述上部栅电极材料层，使所述中间栅电极材料层中的硅原子扩散到所述下部栅电极材料层和所述上部栅电极材料层中。
7.如权利要求6所述的方法，其中，所述下部栅电极层包括：形成在所述下部栅电极层的上部区域的一部分中的所述硅化物层，以及
所述上部栅电极层包括：形成在整个所述上部栅电极层中的所述硅化物层。
8.如权利要求1所述的方法，其中，所述第一离子轰击工艺和所述第二离子轰击工艺包括：执行离子注入工艺或等离子体工艺。
9.如权利要求1所述的方法，还包括：
在所述栅极介电材料层与所述下部栅电极材料层之间形成阻挡材料层。
10.如权利要求1所述的方法，还包括：
在所述栅极介电材料层与所述下部栅电极材料层之间形成基底栅电极材料层。
11.一种制造MOS晶体管的方法，包括：
在衬底之上形成栅极介电材料层；
在所述栅极介电材料层之上形成基底栅电极材料层；
在所述基底栅电极材料层之上形成下部栅电极材料层；
在所述下部栅电极材料层之上形成中间栅电极材料层；
在所述中间栅电极材料层之上形成上部栅电极材料层；以及
在所述下部栅电极材料层的上部区域和所述上部栅电极材料层中形成硅化物层，以形成下部栅电极层和上部栅电极层。
12.如权利要求11所述的方法，还包括：
在所述下部栅电极材料层中形成下部空位；以及
在所述上部栅电极材料层中形成上部空位，
其中，所述形成下部空位包括：执行第一离子轰击工艺，用氦He、氖Ne、氩Ar、氙Xe、氪Kr和氡Rn之中的一种或更多种轰击所述下部栅电极材料层，以及
所述形成上部空位包括：执行第二离子轰击工艺，用氦He、氖Ne、氩Ar、氙Xe、氪Kr和氡Rn之中的一种或更多种轰击所述上部栅电极材料层。
13.如权利要求11所述的方法，其中，形成所述中间栅电极材料层还包括：
在所述下部栅电极材料层之上形成非晶硅层或多晶硅层；以及
执行预非晶化注入工艺。
14.如权利要求11所述的方法，其中，所述基底栅电极材料层包括氮化钛TiN、氮化钽TaN、钛铝合金TiAl和碳化钛TiC之中的一种或更多种，以及
所述下部栅电极材料层和所述上部栅电极材料层中的每一个包括钴Co、镍Ni、铪Hf、钼Mo、钛Ti、铝Al、钽Ta、钨W和氮化钛TiN之中的一种或更多种。
15.一种MOS晶体管，包括：
栅极叠层，其设置在衬底之上；
栅极间隔物，其设置在所述栅极叠层的侧表面上；以及
源极/漏极区，其被形成在所述衬底中而在垂直方向上与所述栅极叠层或所述栅极间隔物对齐；
其中，所述栅极叠层包括：
栅极介电层；
在所述栅极介电层之上的下部栅电极层；
在所述下部栅电极层之上的上部栅电极层；以及
在所述上部栅电极层之上的栅覆盖层，并且
所述下部栅电极层包括第一硅化物层，以及
所述上部栅电极层包括第二硅化物层。
16.如权利要求15所述的MOS晶体管，其中，所述下部栅电极层包括相对富含金属的下部区域和相对富含硅的上部区域，以及
所述上部栅电极层包括相对富含硅的下部区域和相对富含金属的上部区域。
17.如权利要求16所述的MOS晶体管，其中，所述下部栅电极层的所述下部区域和所述上部栅电极层的所述上部区域包括金属化合物和合金之中的一种或更多种，包括氮化钛TiN、氮化钽TaN、钛铝合金TiAl、碳化钛TiC和氮化钨WN，以及
所述下部栅电极层的所述上部区域和所述上部栅电极层的所述下部区域包括硅化钛TiSi、硅化铝AlSi、硅化钽TaSi、硅化钨WSi、硅化钴CoSi和硅化镍NiSi之中的一种。
18.如权利要求15所述的MOS晶体管，还包括：
在所述下部栅电极层与所述上部栅电极层之间的中间栅电极层，
其中，所述中间栅电极层包括硅。
19.如权利要求18所述的MOS晶体管，其中，所述中间栅电极层包括N型离子或P型离子，所述N型离子包括砷As、锑Sb和磷P，所述P型离子包括硼B、氟化硼BF2、镓Ga和铟In。
20.如权利要求15所述的MOS晶体管，还包括：
在所述栅极介电层与所述下部栅电极层之间的基底栅电极层，
其中，所述基底栅电极层包括包含氮化钛TiN、氮化钽TaN、钛铝合金TiAl、碳化钛TiC和氮化钨WN的金属化合物和合金之中的一种或更多种。
21.一种制造MOS晶体管的方法，包括：
在衬底上形成栅极介电材料层；
在所述栅极介电材料层上形成阻挡材料层；
在所述阻挡材料层上形成下部栅电极材料层；
执行第一离子轰击工艺，用第一离子轰击所述下部栅电极材料层，以在所述下部栅电极材料层的一部分中形成下部空位。
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