KR20230000120A - 실리사이드 층을 가진 mos 트랜지스터를 포함하는 반도체 소자 제조 방법 - Google Patents

실리사이드 층을 가진 mos 트랜지스터를 포함하는 반도체 소자 제조 방법 Download PDF

Info

Publication number
KR20230000120A
KR20230000120A KR1020210082117A KR20210082117A KR20230000120A KR 20230000120 A KR20230000120 A KR 20230000120A KR 1020210082117 A KR1020210082117 A KR 1020210082117A KR 20210082117 A KR20210082117 A KR 20210082117A KR 20230000120 A KR20230000120 A KR 20230000120A
Authority
KR
South Korea
Prior art keywords
gate electrode
layer
material layer
electrode material
forming
Prior art date
Application number
KR1020210082117A
Other languages
English (en)
Inventor
윤영광
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210082117A priority Critical patent/KR20230000120A/ko
Priority to US17/534,252 priority patent/US20220415658A1/en
Priority to CN202210259896.XA priority patent/CN115528096A/zh
Publication of KR20230000120A publication Critical patent/KR20230000120A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Abstract

MOS 트랜지스터를 형성하는 방법이 설명된다. 상기 MOS 트랜지스터 형성 방법은 기판 상에 게이트 절연 물질층을 형성하는 것, 상기 게이트 절연 물질층 상에 하부 게이트 전극 물질층을 형성하는 것, 상기 하부 게이트 전극 물질층에 제1 이온들을 충돌시키는 제1 이온 충돌 공정을 수행하는 것, 상기 하부 게이트 전극 물질층 상에 비정질 실리콘 층을 포함하는 중간 게이트 전극 물질층을 형성하는 것, 상기 중간 게이트 전극 물질층 상에 상부 게이트 전극 물질층을 형성하는 것, 상기 상부 게이트 전극 물질층에 제2 이온들을 충돌시키는 제2 이온 충돌 공정을 수행하는 것, 및 상기 하부 게이트 전극 물질층 및 상기 상부 게이트 전극 물질층 내에 실리사이드 층들을 형성하여 하부 게이트 전극층 및 상부 게이트 전극층을 형성하는 것을 포함할 수 있다.

Description

실리사이드 층을 가진 MOS 트랜지스터를 포함하는 반도체 소자 제조 방법{Method of Manufacturing a Semiconductor Device Including a MOS Transistor Having a Silicide Layer}
본 개시는 실리사이드 층을 가진 다양한 구조의 MOS 트랜지스터들을 포함하는 반도체 소자들 및 MOS 트랜지스터들을 포함하는 반도체 소자들을 형성하는 방법에 관한 것이다.
고집적도의 반도체 소자가 연구 및 개발되고 있다. 고집적도의 반도체 소자는 고유전체 게이트 절연층 또는 강유전체 게이트 절연층을 포함한다. 반도체 소자를 제조하는 공정에서, 게이트 절연층들이 과도한 스트레스를 받아 상(phase)이 변화하고, 특성이 저하되는 문제가 대두되고 있다.
본 개시의 실시예들이 해결하고자 하는 과제는 실리사이드 층을 가진 MOS 트랜지스터 구조를 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 실리사이드 층을 가진 MOS 트랜지스터를 형성하는 방법을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 실리사이드 층을 가진 MOS 트랜지스터 구조를 포함하는 반도체 소자 및 시스템을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 실리사이드 층을 가진 MOS 트랜지스터 구조를 포함하는 반도체 소자를 제조하는 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 MOS 트랜지스터 형성 방법은 기판 상에 게이트 절연 물질층을 형성하는 것, 상기 게이트 절연 물질층 상에 하부 게이트 전극 물질층을 형성하는 것, 상기 하부 게이트 전극 물질층에 제1 이온들을 충돌시키는 제1 이온 충돌 공정을 수행하는 것, 상기 하부 게이트 전극 물질층 상에 비정질 실리콘 층을 포함하는 중간 게이트 전극 물질층을 형성하는 것, 상기 중간 게이트 전극 물질층 상에 상부 게이트 전극 물질층을 형성하는 것, 상기 상부 게이트 전극 물질층에 제2 이온들을 충돌시키는 제2 이온 충돌 공정을 수행하는 것, 및 상기 하부 게이트 전극 물질층 및 상기 상부 게이트 전극 물질층 내에 실리사이드 층들을 형성하여 하부 게이트 전극층 및 상부 게이트 전극층을 형성하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 MOS 트랜지스터 형성 방법은 기판 상에 게이트 절연 물질층을 형성하는 것, 상기 게이트 절연 물질층 상에 베이스 게이트 전극 물질층을 형성하는 것, 상기 베이스 게이트 전극 물질층 상에 하부 게이트 전극 물질층을 형성하는 것, 상기 하부 게이트 전극 물질층 상에 실리콘 층을 형성하는 것, 상기 실리콘 층 상에 상부 게이트 전극 물질층을 형성하는 것, 및 상기 하부 게이트 전극 물질층의 상부 영역 및 상기 상부 게이트 전극 물질층 내에 실리사이드 층들을 형성하여 하부 게이트 전극층 및 상부 게이트 전극층을 형성하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 MOS 트랜지스터는 기판 상에 배치된 게이트 스택, 상기 게이트 스택의 측면 상에 배치된 게이트 스페이서, 및 상기 게이트 스택 또는 상기 게이트 스페이서와 수직으로 정렬되도록 상기 기판 내에 형성된 소스/드레인 영역을 포함할 수 있다. 상기 게이트 스택은 게이트 절연층, 상기 게이트 절연층 상의 하부 게이트 전극층, 상기 하부 게이트 전극층 상의 상부 게이트 전극층, 및 상기 상부 게이트 전극층 상의 게이트 캡핑층을 포함할 수 있다. 상기 하부 게이트 전극층은 상부 영역 내에 형성된 제1 실리사이드 층을 포함할 수 있다. 상기 상부 게이트 전극층은 하부 영역 내에 형성된 제2 실리사이드 층을 포함할 수 있다.
본 개시의 실시예들에 의하면, MOS 트랜지스터를 형성하는 공정에서, 게이트 절연층에 가해지는 압축(compressive) 스트레스가 완화될 수 있다. 따라서, MOS 트랜지스터의 성능이 저하되지 않는다.
도 1a 내지 1d는 본 개시의 실시예들에 의한 반도체 소자의 MOS 트랜지스터들의 종단면도들이다.
도 2a 내지 2j, 3, 4, 도 5a 내지 5g, 6, 및 7은 본 개시의 실시예들에 의한 반도체 소자의 MOS 트랜지스터들을 형성하는 방법을 설명하는 종단면도들이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 내지 1h는 본 개시의 실시예들에 의한 반도체 소자의 MOS 트랜지스터들의 종단면도들이다. 도 1a를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터(100A)는 기판(10) 상에 형성된 게이트 스택(GS)을 포함할 수 있다. MOS 트랜지스터(100A)는 기판(10) 내에 형성된 제1 소스/드레인 영역(11), 제2 소스/드레인 영역(12), 및 게이트 스택(GS)의 양 측면 상에 형성된 스페이서들(90)을 더 포함할 수 있다. 게이트 스택(GS)은 게이트 절연층(20), 베이스 게이트 전극층(40), 하부 게이트 전극층(50), 중간 게이트 전극층(60), 상부 게이트 전극층(70), 및 게이트 캡핑층(80)을 포함할 수 있다.
기판(10)은 단결정 실리콘 층, SOI (silicon-on-insulator), 에피택셜 성장한 실리콘 층, 또는 화합물 반도체 층 같은 반도체 기판을 포함할 수 있다.
게이트 절연층(20)은 강유전성 물질(ferroelectric materials)을 포함할 수 있다. 예를 들어, 게이트 절연층(20)은 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 하프늄지르코늄 산화물(HfZrOx), 같은 금속 산화물들 중 하나를 포함할 수 있다. 다른 실시예에서, 게이트 절연층(20)은 알루미늄(Al), 이트륨(Y), 란타늄(La), 가돌리늄(Gd), 또는 스트론튬(Sr) 중 하나 이상을 더 포함할 수 있다.
베이스 게이트 전극층(40)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 알루미늄 합금(TiAl), 티타늄 카바이드(TiC), 또는 텅스텐 질화물(WN), 같은 금속 화합물 또는 합금들 중 하나 이상을 포함할 수 있다.
하부 게이트 전극층(50)은 코발트(Co), 니켈(Ni), 하프늄(Hf), 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 텅스텐(W), 또는 티타늄 질화물(TiN) 같이 실리사이드 반응이 가능한 금속들 또는 실리사이드 반응이 가능한 금속 질화물들 중 하나 이상을 포함할 수 있다. 하부 게이트 전극층(40)은 부분적 또는 전체적으로 실리사이드 층을 포함할 수 있다. 예를 들어, 하부 게이트 전극층(50)은 티타늄 실리사이드(TiSi), 알루미늄 실리사이드(AlSi), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 니켈 실리사이드(NiSi), 티타늄 질화 실리사이드(TiNSi), 티타늄 알루미늄 실리사이드(TiAlSi), 티타늄 카본 실리사이드(TiCSi), 탄탈륨 질화 실리사이드(TaNSi), 또는 기타 금속-실리콘 화합물을 포함할 수 있다. 하부 게이트 전극층(50)은 상대적으로 금속이 풍부한(metal-rich) 하부 영역 및 상대적으로 실리콘이 풍부한(silicon-rich) 상부 영역을 포함할 수 있다.
중간 게이트 전극층(60)은 다결정 실리콘 층을 포함할 수 있다. 중간 게이트 전극층(60)은 비소(As), 안티몬(Sb), 인(P) 같은 N형 이온들 또는 보론(B), 보론 플로라이드(BF2), 갈륨(Ga), 또는 인듐(In) 같은 P형 이온들을 포함할 수 있다.
상부 게이트 전극층(70)은 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 또는 텅스텐(W) 같은 금속, 티타늄 질화물(TiN), 알루미늄 질화물(AlN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 또는 그 합금들 중 하나 이상을 포함할 수 있다. 상부 게이트 전극층(70)은 부분적 또는 전체적으로 실리사이드 층을 포함할 수 있다. 예를 들어, 상부 게이트 전극층(70)은 티타늄 실리사이드(TiSi), 알루미늄 실리사이드(AlSi), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 니켈 실리사이드(NiSi), 또는 기타 금속-실리콘 화합물들 중 하나를 포함할 수 있다. 상부 게이트 전극층(70)은 상대적으로 실리콘이 풍부한 하부 영역 및 상대적으로 금속이 풍부한 상부 영역을 포함할 수 있다.
게이트 캡핑층(80)은 실리콘 질화물 같은 절연성 물질을 포함할 수 있다.
게이트 스택(GS)의 측면들은 수직으로 정렬될 수 있다. 예를 들어, 게이트 절연층(20), 베이스 게이트 전극층(40), 하부 게이트 전극층(50), 중간 게이트 전극층(60), 상부 게이트 전극층(70), 및 게이트 캡핑층(80)의 양 측면들은 수직으로 정렬될 수 있다.
제1 소스/드레인 영역(11)은 제1 얕은 소스/드레인 영역(11a) 및 제1 깊은 소스/드레인 영역(11b)을 포함할 수 있다. 제1 얕은 소스/드레인 영역(11a) 및 제1 깊은 소스/드레인 영역(11b)은 부분적으로 중첩할 수 있다.
제2 소스/드레인 영역(12)은 제2 얕은 소스/드레인 영역(12a) 및 제2 깊은 소스/드레인 영역(12b)을 포함할 수 있다. 제2 얕은 소스/드레인 영역(12a) 및 제2 깊은 소스/드레인 영역(12b)은 부분적으로 중첩할 수 있다.
제1 소스/드레인 영역(11) 및 제2 소스/드레인 영역(12)은 비소(As), 안티몬(Sb), 인(P) 같은 N형 이온들 또는 보론(B), 보론 플로라이드(BF2), 갈륨(Ga), 또는 인듐(In) 같은 P형 이온들을 포함할 수 있다.
제1 얕은 소스/드레인 영역(11a) 및 제2 얕은 소스/드레인 영역(12a) 측단들은 게이트 스택(GS)의 측면과 정렬될 수 있고, 및 제1 깊은 소스/드레인 영역(11b) 및 제2 깊은 소스/드레인 영역(12b) 측단들은 스페이서들(90)의 측면과 정렬될 수 있다.
도 1b를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터(100B)는 기판(10) 상에 형성된 게이트 스택(GS), 기판(10) 내에 형성된 제1 소스/드레인 영역(11) 및 제2 소스/드레인 영역(12), 및 게이트 스택(GS)의 양 측면 상에 형성된 스페이서들(90)을 포함할 수 있다. 게이트 스택(GS)은 게이트 절연층(20)과 베이스 게이트 전극층(40) 사이에 배치된 배리어 층(30)을 더 포함할 수 있다. 배리어 층(30)은 게이트 절연층(20)과 베이스 게이트 전극층(40) 사이의 원자 확산을 방지할 수 있다. 배리어 층(30)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 그 조합 중 하나를 포함할 수 있다. 설명되지 않은 참조 부호들은 도 1a를 참조하면 이해될 수 있을 것이다.
도 1c를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터(100C)는 기판(10) 상에 형성된 게이트 스택(GS), 기판(10) 내에 형성된 제1 소스/드레인 영역(11) 및 제2 소스/드레인 영역(12), 및 게이트 스택(GS)의 양 측면 상에 형성된 스페이서들(90)을 포함할 수 있다. 게이트 스택(GS)은 게이트 절연층(20), 베이스 게이트 절연층(40), 하부 게이트 전극층(50), 상부 게이트 전극층(70), 및 게이트 캡핑층(80)을 포함할 수 있다. 도 1a의 MOS 트랜지스터(100A)와 비교하여, 중간 게이트 전극층(60)이 생략될 수 있다. 즉, 하부 게이트 전극층(50)과 상부 게이트 전극층(70)이 직접적으로 접촉할 수 있다. 설명되지 않은 참조 부호들은 도 1a 및 1b를 참조하면 이해될 수 있을 것이다.
도 1d를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터(100D)는 기판(10) 상에 형성된 게이트 스택(GS), 기판(10) 내에 형성된 제1 소스/드레인 영역(11) 및 제2 소스/드레인 영역(12), 및 게이트 스택(GS)의 양 측면 상에 형성된 스페이서들(90)을 포함할 수 있다. 게이트 스택(GS)은 게이트 절연층(20), 배리어 층(30), 베이스 게이트 전극층(40), 하부 게이트 전극층(50), 상부 게이트 전극층(70), 및 게이트 캡핑층(80)을 포함할 수 있다. 도 1a의 MOS 트랜지스터(100A)와 비교하여, 도 1b의 MOS 트랜지스터(100B)처럼, 게이트 절연층(20)과 베이스 게이트 전극층(40) 사이에 배치된 배리어 층(30)을 더 포함할 수 있다. 도 1a의 MOS 트랜지스터(100A)와 비교하여, 도 1c의 MOS 트랜지스터(100C)처럼, 중간 게이트 전극층(40)이 생략될 수 있다. 설명되지 않은 참조 부호들은 도 1a 내지 1c를 참조하면 이해될 수 있을 것이다.
도 1e를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터(100E)는 기판(10) 상에 형성된 게이트 스택(GS), 기판(10) 내에 형성된 제1 소스/드레인 영역(11), 제2 소스/드레인 영역(12), 및 게이트 스택(GS)의 양 측면 상에 형성된 스페이서들(90)을 포함할 수 있다. 게이트 스택(GS)은 게이트 절연층(20), 하부 게이트 전극층(50), 중간 게이트 전극층(60), 상부 게이트 전극층(70), 및 게이트 캡핑층(80)을 포함할 수 있다. 하부 게이트 전극층(50)은 하부 영역(51) 및 상부 영역(52)을 포함할 수 있다. 하부 게이트 전극층(50)의 하부 영역(51)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 알루미늄 합금(TiAl), 티타늄 카바이드(TiC), 또는 텅스텐 질화물(WN), 같은 금속 화합물 또는 합금들 중 하나 이상을 포함할 수 있다. 하부 게이트 전극층(50)의 상부 영역(52)은 티타늄 실리사이드(TiSi), 알루미늄 실리사이드(AlSi), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 니켈 실리사이드(NiSi), 티타늄 질화 실리사이드(TiNSi), 티타늄 알루미늄 실리사이드(TiAlSi), 티타늄 카본 실리사이드(TiCSi), 탄탈륨 질화 실리사이드(TaNSi), 또는 기타 금속-실리콘 화합물을 포함할 수 있다.
도 2a 내지 2j는 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터를 형성하는 방법을 설명하는 종단면도들이다. 도 2a를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터를 형성하는 방법은 기판(10) 상에 게이트 절연 물질층(20a), 베이스 게이트 전극 물질층(40a), 및 하부 게이트 전극 물질층(50a)을 형성하는 것을 포함할 수 있다.
기판(10)은 반도체 기판을 포함할 수 있다. 예를 들어, 기판(10)은 단결정 실리콘, SOI (silicon-on-insulator), 에피택셜 성장한 실리콘 층, 화합물 반도체 층, 또는 기타 반도체 물질층들 중 하나를 포함할 수 있다. 본 실시예에서, 기판(10)은 단결정 실리콘 웨이퍼를 포함할 수 있다.
게이트 절연 물질층(20a)을 형성하는 것은 절연물 증착 공정을 수행하여 기판(10) 상에 강유전성 물질들(ferroelectric materials) 또는 고유전율 물질(high-k materials) 중 하나를 형성하는 것을 포함할 수 있다. 예를 들어, 게이트 절연 물질층(20a)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 하프늄지르코늄 산화물(HfZrO), 하프늄 실리콘 산화물(HfSiO)또는 그 조합들 중 하나를 포함할 수 있다. 다른 실시예에서, 게이트 절연 물질층(20a)은 알루미늄(Al), 이트륨(Y), 란타늄(La), 가돌리늄(Gd), 또는 스트론튬(Sr) 중 하나 이상을 더 포함할 수 있다.
베이스 게이트 전극 물질층(40a)을 형성하는 것은 금속 증착 공정을 수행하여 게이트 절연 물질층(20a) 상에 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 알루미늄 합금(TiAl), 티타늄 카바이드(TiC), 또는 텅스텐 질화물(WN), 같은 금속 화합물 또는 합금들 중 하나 이상을 형성하는 것을 포함할 수 있다.
하부 게이트 전극 물질층(50a)을 형성하는 것은 금속 증착 공정을 수행하여 베이스 게이트 전극 물질층(40a) 상에 코발트(Co), 니켈(Ni), 하프늄(Hf), 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 텅스텐(W), 또는 티타늄 질화물(TiN) 같이 실리사이드 반응이 가능한 금속들 또는 실리사이드 반응이 가능한 금속 질화물들 중 하나 이상을 형성하는 것을 포함할 수 있다.
도 2b를 참조하면, 상기 방법은 예비 이온 충돌 공정(IB1)을 수행하여 하부 게이트 전극 물질층(50a) 내에 하부 베이컨시들(Va)을 형성하는 것을 포함할 수 있다. 예비 이온 충돌 공정(IB1)은 헬륨(He), 네온(Ne), 아르곤(Ar), 제논(Xe), 크립톤(Kr), 및 라돈(Rn) 같은 비활성 원소들 중 하나 이상을 하부 게이트 전극 물질층(50a)의 상부 영역에 충돌시키는 것을 포함할 수 있다. 예비 이온 충돌 공정(IBI)은 이온 임플란트 공정 또는 플라즈마 공정을 통하여 수행될 수 있다. 하부 베이컨시들(Va)은 하부 게이트 전극 물질층(50a)의 상부 영역 내에 주로 형성될 수 있다. 베이스 게이트 전극 물질층(40a) 내에는 하부 베이컨시들(Va)이 형성되지 않거나 또는 매우 적게 형성될 수 있다.
도 2c를 참조하면, 상기 방법은 하부 게이트 전극 물질층(50a) 상에 중간 게이트 전극 물질층(60a)을 형성하는 것을 포함할 수 있다. 중간 게이트 전극 물질층(60a)은 비정질 실리콘을 포함할 수 있다. 일 실시예에서, 상기 중간 게이트 전극 물질층(60a)을 형성하는 것은 하부 게이트 전극 물질층(50a) 상에 비정질 실리콘 층 또는 다결정 실리콘 층을 형성하고, 및 비정질화 (PAI: pre-amorphization implantation) 공정을 수행하여 다결정 실리콘 층을 비정질 실리콘 층화하는 것을 포함할 수 있다. 비정질화 공정은 헬륨(He), 네온(Ne), 아르곤(Ar), 제논(Xe), 크립톤(Kr), 및 라돈(Rn) 같은 비활성 원소들 중 하나 이상을 다결정 실리콘 층과 충돌시키는 것을 포함할 수 있다. 비정질화 공정(PAI)은 온 임플란트 공정 또는 플라즈마 공정을 통하여 수행될 수 있다. 다른 실시예에서, 비정질화 공정은 비소(As), 안티몬(Sb), 인(P) 같은 N형 이온들, 또는 보론(B), 보론 플로라이드(BF2), 갈륨(Ga), 또는 인듐(In) 같은 P형 이온들 중 하나 이상을 충분한 도즈로 중간 게이트 전극 물질층(60a)에 충돌시켜 중간 게이트 전극 물질층(60a) 내부로 주입하는 것을 포함할 수 있다. 또 다른 실시예에서, 증착 공정과 이온 주입 공정이 동시에 수행될 수 있다. 또 다른 실시예에서, 이온 주입 공정은 증착 공정에 이어 인-시튜(in-situ)로 진행될 수 있다. 따라서, 중간 게이트 전극 물질층(60a)은 전도성을 가질 수 있다.
중간 게이트 전극 물질층(60a)은 비정질화 공정에 의해 비정질화 되었으므로 실리콘 원자의 확산 계수가 다결정 실리콘 상태보다 커질 수 있다. 예를 들어, 비정질화된 중간 게이트 전극 물질층(60a) 내의 실리콘 원자들은 상대적으로 낮은 온도에서 확산성이 높아질 수 있고, 및 다결정 실리콘 층의 실리콘 원자들보다 높은 확산성을 가질 수 있다. 하부 베이컨시들(Va)은 하부 게이트 전극 물질층(50a)과 중간 게이트 전극 물질층(60a)의 계면과 가깝게 분포할 수 있다.
도 2d를 참조하면, 상기 방법은 중간 게이트 전극 물질층(60a) 상에 상부 게이트 전극 물질층(70a)을 형성하는 것을 포함할 수 있다. 상부 게이트 전극 물질층(70a)을 형성하는 것은 금속 증착 공정을 수행하여 코발트(Co), 니켈(Ni), 하프늄(Hf), 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 텅스텐(W), 또는 티타늄 질화물(TiN) 같이 실리사이드 반응이 가능한 금속들, 또는 실리사이드 반응이 가능한 금속 화합물들 중 하나 이상을 형성하는 것을 포함할 수 있다.
도 2e를 참조하면, 상기 방법은 메인 이온 충돌 공정(IB2)을 수행하여 상부 게이트 전극 물질층(70a) 내에 상부 베이컨시들(Vb)을 형성하는 것을 포함할 수 있다. 메인 이온 충돌 공정(IB2)은 헬륨(He), 네온(Ne), 아르곤(Ar), 제논(Xe), 크립톤(Kr), 및 라돈(Rn) 같은 비활성 원소들 중 하나 이상을 상부 게이트 전극 물질층(70a)에 충돌시키는 것을 포함할 수 있다. 메인 이온 충돌 공정(IB2)에 의하여, 상부 게이트 전극 물질층(70a) 내에 상부 베이컨시들(Vb)이 전체적으로 형성될 수 있다. 메인 이온 충돌 공정(IB2)은 이온 임플란트 공정 또는 플라즈마 공정을 통하여 수행될 수 있다.
다른 실시예에서, 도 2b를 참조하여 설명된 예비 이온 충돌 공정이 생략될 수 있다. 예를 들어, 메인 이온 충돌 공정(IB2)은 상부 게이트 전극 물질층(70a) 및 중간 게이트 전극 물질층(60a)을 통과하여 하부 게이트 전극 물질층(50a) 내에 이온들을 주입하는 것을 더 포함할 수 있다. 즉, 메인 이온 충돌 공정(IB2)에 의하여 하부 게이트 전극 물질층(50a) 및 상부 게이트 전극 물질층(70a) 내에 각각 하부 베이컨시들(Va) 및 상부 베이컨시들(Vb)이 동시에 형성될 수 있고, 중간 게이트 전극 물질층(60a)의 비정질화가 가속될 수 있다.
도 2f를 참조하면, 상기 방법은 실리사이드화 공정을 수행하여 하부 게이트 전극 물질층(50a) 및 상부 게이트 전극 물질층(70a)을 실리사이드화 하는 것을 포함할 수 있다. 실리사이드화 공정은 기판(10), 게이트 절연 물질층(20a), 베이스 게이트 전극 물질층(40a), 하부 게이트 전극 물질층(50a), 중간 게이트 전극 물질층(60a), 및 상부 게이트 전극 물질층(70a)을 약 600 내지 900℃로 가열하는 것을 포함할 수 있다.
실리사이드화 공정에서, 중간 게이트 전극 물질층(60a) 내의 실리콘 원자들이 하부 게이트 전극 물질층(50a) 및 상부 게이트 전극 물질층(70a) 내부로 확산할 수 있다. (긴 화살표들 참조) 하부 게이트 전극 물질층(50a) 내의 하부 베이컨시들(Va) 및 상부 게이트 전극 물질층(70a) 내의 상부 베이컨시들(Vb)은 중간 게이트 전극 물질층(60a) 내의 실리콘 원자들의 확산을 촉진시킬 수 있다.
베이스 게이트 전극 물질층(40a) 내의 금속 원자들도 하부 게이트 전극 물질층(50a) 및 중간 게이트 전극 물질층(60a) 쪽으로 확산할 수 있다. (짧은 화살표들 참조) 그러나, 하부 게이트 전극 물질층(50a) 내에는 중간 게이트 전극 물질층(60a)과 가까운 상부 영역 내에만 하부 베이컨시들(Va)이 부분적으로 분포하므로, 베이스 게이트 전극 물질층(40a) 내의 금속 원자들의 확산 계수는 하부 게이트 전극 물질층(50a) 내의 금속 원자들의 확산 계수보다 작을 수 있다.
베이스 게이트 전극 물질층(40a)은 금속을 포함하므로, 베이스 게이트 전극 물질층(40a)의 볼륨은 실리사이드 공정 및 기타 열 처리 공정에서 증가할 수 있다. 하부 게이트 전극 물질층(50a), 중간 게이트 전극 물질층(60a), 및 상부 게이트 전극 물질층(70a)의 스택의 볼륨은 실리사이드 공정 또는 기타 열 처리 공정에서 감소할 수 있다. 즉, 하부 게이트 전극 물질층(50a), 중간 게이트 전극 물질층(60a), 및 상부 게이트 전극 물질층(70a)의 스택은 베이스 게이트 전극 물질층(40a)의 볼륨 팽창을 보상 및 완화시킬 수 있다.
베이스 게이트 전극 물질층(40a)의 볼륨이 과도하게 팽창할 경우, 게이트 절연 물질층(20a)에 컴프레시브 스트레스를 줄 수 있다. 이 컴프레시브 스트레스는 게이트 절연 물질층(20a)의 상 변화를 야기할 수 있다. 본 실시예에서, 하부 게이트 전극 물질층(50a), 중간 게이트 전극 물질층(60a), 및 상부 게이트 전극 물질층(70a)의 스택의 볼륨이 감소하므로 텐사일 스트레스를 가질 수 있다. 따라서, 하부 게이트 전극 물질층(50a), 중간 게이트 전극 물질층(60a), 및 상부 게이트 전극 물질층(70a)의 스택의 텐사일 스트레스는 베이스 게이트 전극 물질층(40a)의 컴프레시브 스트레스를 보상 및 완화시킬 수 있다.
상부 게이트 전극 물질층(70a)은 전체적으로 분포한 상부 베이컨시들(Vb)을 포함하므로, 하부 게이트 전극 물질층(50a)보다 빠르게 실리사이드화될 수 있고 높은 실리사이드화 효율을 가질 수 있다. 즉, 상부 게이트 전극 물질층(70a)은 하부 게이트 전극 물질층(50a)보다 중간 게이트 전극 물질층(60a)의 볼륨 감소를 더 촉진할 수 있다.
본 실시예에서, 하부 게이트 전극 물질층(50a) 내의 하부 베이컨시들(Va)이 하부 게이트 전극 물질층(50a) 내에 주로 형성되므로, 중간 게이트 전극 물질층(60a)의 실리콘 원자들이 베이스 게이트 전극 물질층(40a)으로 확산하는 것이 완화 또는 저지될 수 있다. 중간 게이트 전극 물질층(60a)의 실리콘 원자들이 베이스 게이트 전극 물질층(40a)으로 확산할 경우 (예를 들어, 베이스 게이트 전극 물질층(40a)이 실리사이드화되면), 베이스 게이트 전극 물질층(40a)의 전기적 저항이 현저히 높아질 것이다. 또한, 베이스 게이트 전극 물질층(40a)의 일 함수(work function)도 변할 것이다. 따라서, 베이스 게이트 전극 물질층(40a)의 낮은 저항 및 높은 전도도를 위하여 하부 베이컨시들(Va)은 하부 게이트 전극 물질층(50a) 내에 주로 형성되는 것이 바람직하다.
도 2g를 참조하면, 실리사이드화 공정에 의해, 커진 볼륨을 갖도록 팽창한 (두꺼워진) 베이스 게이트 전극 물질층(40b) 및 작아진 볼륨을 갖도록 축소된 (얇아진) 하부 게이트 전극 물질층(50b), 중간 게이트 전극 물질층(60b), 및 상부 게이트 전극 물질층(70b)의 스택이 형성될 수 있다.
도 2h를 참조하면, 상기 방법은 상부 게이트 전극 물질층(70b) 상에 게이트 캡핑 물질층(80a)을 형성하고, 및 게이트 캡핑 물질층(80a) 상에 마스크 패턴(M)을 형성하는 것을 포함할 수 있다. 게이트 캡핑 물질층(80a)은 실리콘 질화물 같은 절연물을 가질 수 있고, 마스크 패턴(M)은 포토레지스트를 포함할 수 있다.
도 2i을 참조하면, 상기 방법은 마스크 패턴(M)을 식각 마스크로 이용하는 식각 공정을 수행하여 게이트 캡핑 물질층(80a), 상부 게이트 전극 물질층(70b), 중간 게이트 전극 물질층(60b), 하부 게이트 전극 물질층(50b), 베이스 게이트 전극 물질층(40b), 및 게이트 절연 물질층(20a)을 패터닝하여 게이트 스택(GS)을 형성하는 것을 포함할 수 있다. 게이트 스택(GS)은 게이트 절연층(20), 베이스 게이트 전극층(40), 하부 게이트 전극층(50), 중간 게이트 전극층(60), 상부 게이트 전극층(70), 및 게이트 캡핑층(80)을 포함할 수 있다. 이후, 마스크 패턴(M)은 제거될 수 있다.
상기 방법은 마스크 패턴(M) 또는 게이트 캡핑층(80)을 이온 주입 마스크로 이용하는 제1 이온 주입 공정을 수행하여 기판(10) 내에 제1 얕은 소스/드레인 영역(11a) 및 제2 얕은 소스/드레인 영역(12a)을 형성하는 것을 포함할 수 있다. 제1 얕은 소스/드레인 영역(11a) 및 제2 얕은 소스/드레인 영역(12a)은 인(P), 비소(A), 안티몬(Sb), 붕소(B), 갈륨(Ga), 또는 인듐(In) 중 하나 이상을 포함할 수 있다.
도 2j를 참조하면, 상기 방법은 게이트 스택(GS)의 양 측면 상에 스페이서들(90)을 형성하고, 및 게이트 캡핑층(80) 및 스페이서들(90)을 이온 주입 마스크로 이용하는 제2 이온 주입 공정을 수행하여 기판(10) 내에 제1 깊은 소스/드레인 영역(11b) 및 제2 깊은 소스/드레인 영역(12b)을 형성하는 것을 포함할 수 있다. 제1 깊은 소스/드레인 영역(11b) 및 제2 깊은 소스/드레인 영역(12b)은 제1 얕은 소스/드레인 영역(11a) 및 제2 얕은 소스/드레인 영역(12a)보다 큰 깊이를 가질 수 있다. 중첩된 제1 얕은 소스/드레인 영역(11a) 및 제1 깊은 소스/드레인 영역(11b)을 포함하는 제1 소스/드레인 영역(11) 및 중첩된 제2 얕은 소스/드레인 영역(12a) 및 제2 깊은 소스/드레인 영역(12b)을 포함하는 제2 소스/드레인 영역(12)이 형성될 수 있다.
도 3은 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터를 형성하는 방법을 설명하는 종단면도이다. 도 3을 참조하면, 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터를 형성하는 방법은 기판(10) 상에 게이트 절연 물질층(20a), 배리어 물질층(30a), 베이스 게이트 전극 물질층(40a), 및 하부 게이트 전극 물질층(50a)을 형성하는 것을 포함할 수 있다. 도 2a와 비교하여, 상기 방법은 게이트 절연 물질층(20a)과 베이스 게이트 전극 물질층(40a) 사이에 배리어 물질층(30a)을 형성하는 것을 더 포함할 수 있다. 배리어 물질층(30a)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 그 조합 중 하나를 포함할 수 있다. 본 실시예에서, 베이스 게이트 전극 물질층(40a)은 텅스텐(W) 같은 금속을 포함할 수 있다. 이후, 상기 방법은 도 2b 내지 2j를 참조하여 설명된 공정들을 더 수행하여 도 1b에 도시된 MOS 트랜지스터를 형성하는 것을 더 포함할 수 있다.
도 4는 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터를 형성하는 방법을 설명하는 종단면도이다. 도 4를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터를 형성하는 방법은 도 2a 내지 2f를 참조하여 설명된 공정들을 수행하는 것을 포함할 수 있고, 중간 게이트 전극 물질층(60a)이 완전히 사라질 수 있다. 즉, 실리사이드화 공정이 충분히 수행되어 중간 게이트 전극 물질층(60a) 내의 실리콘 원자들이 모두 하부 게이트 전극 물질층(50a) 및 상부 게이트 전극 물질층(70a) 내부로 확산할 수 있다. 따라서, 팽창한 하부 게이트 전극 물질층(50b) 및 팽창한 상부 게이트 전극 물질층(70b)이 직접적으로 접촉할 수 있다. 이후, 도 2h 내지 2j를 참조하여 설명된 공정들을 더 수행하여 도 1c에 도시된 MOS 트랜지스터를 형성하는 것을 포함할 수 있다.
도 5a 내지 5g는 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터를 형성하는 방법을 설명하는 종단면도들이다. 도 5a를 참조하면, 본 개시이 일 실시예에 의한 반도체 소자의 MOS 트랜지스터를 형성하는 방법은 금속 증착 공정을 수행하여 기판(10) 상에 하부 게이트 절연층(50a)을 형성하는 것을 포함할 수 있다. 하부 게이트 절연층(50a)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 알루미늄 합금(TiAl), 티타늄 카바이드(TiC), 또는 텅스텐 질화물(WN), 같은 금속 화합물 또는 합금들 중 하나 이상을 형성하는 것을 포함할 수 있다. 다른 실시예에서, 하부 게이트 절연층(50a)은 코발트(Co), 니켈(Ni), 하프늄(Hf), 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 텅스텐(W), 또는 티타늄 질화물(TiN) 같이 실리사이드 반응이 가능한 금속들 또는 실리사이드 반응이 가능한 금속 질화물을 포함할 수 있다.
도 5b를 참조하면, 상기 방법은 예비 이온 충돌 공정(IBI)을 수행하여 하부 게이트 전극 물질층(50a) 내에 하부 베이컨시들(Va)을 형성하는 것을 포함할 수 있다. 하부 베이컨시들(Va)은 하부 게이트 전극 물질층(50a)의 상부 영역(52) 내에 주로 형성될 수 있다. 하부 게이트 전극 물질층(50a)의 하부 영역(51) 내에는 하부 베이컨시들(Va)이 형성되지 않거나 또는 매우 적게 형성될 수 있다.
도 5c를 참조하면, 상기 방법은 하부 게이트 전극 물질층(50a) 상에 중간 게이트 전극 물질층(60a)을 형성하는 것을 포함할 수 있다. 일 실시예에서, 상기 중간 게이트 전극 물질층(60a)을 형성하는 것은 하부 게이트 전극 물질층(50a) 상에 다결정 실리콘 층을 형성하고, 및 비정질화 (PAI: pre-amorphization implantation) 공정을 수행하여 다결정 실리콘 층을 비정질 실리콘 층화하는 것을 포함할 수 있다.
도 5d를 참조하면, 상기 방법은 중간 게이트 전극 물질층(60a) 상에 상부 게이트 전극 물질층(70a)을 형성하는 것을 포함할 수 있다.
도 5e를 참조하면, 상기 방법은 메인 이온 충돌 공정(IB2)을 수행하여 상부 게이트 전극 물질층(70a) 내에 상부 베이컨시들(Vb)을 형성하는 것을 포함할 수 있다. 다른 실시예에서, 도 5b를 참조하여 설명된 예비 이온 충돌 공정이 생략될 수 있다. 예를 들어, 메인 이온 충돌 공정(IB2)은 상부 게이트 전극 물질층(70a) 및 중간 게이트 전극 물질층(60a)을 통과하여 하부 게이트 전극 물질층(50a)의 상부 영역(52) 내에 이온들을 주입하는 것을 더 포함할 수 있다. 즉, 메인 이온 충돌 공정(IB2)에 의하여 하부 게이트 전극 물질층(50a)의 상부 영역(52) 및 상부 게이트 전극 물질층(70a) 내에 각각 하부 베이컨시들(Va) 및 상부 베이컨시들(Vb)이 동시에 형성될 수 있고, 중간 게이트 전극 물질층(60a)의 비정질화가 가속될 수 있다.
도 5f를 참조하면, 상기 방법은 실리사이드화 공정을 수행하여 하부 게이트 전극 물질층(50a) 및 상부 게이트 전극 물질층(70a)을 실리사이드화 하는 것을 포함할 수 있다. 실리사이드화 공정은 기판(10), 게이트 절연 물질층(20a), 하부 게이트 전극 물질층(50a), 중간 게이트 전극 물질층(60a), 및 상부 게이트 전극 물질층(70a)을 약 600 내지 900℃로 가열하는 것을 포함할 수 있다. 하부 게이트 전극 물질층(50a)은 금속을 포함하므로, 하부 게이트 전극 물질층(50a)의 볼륨은 실리사이드 공정 및 기타 열 처리 공정에서 증가할 수 있다. 하부 게이트 전극 물질층(50a)의 상부 영역(52), 중간 게이트 전극 물질층(60a), 및 상부 게이트 전극 물질층(70a)의 스택의 볼륨은 실리사이드 공정 또는 기타 열 처리 공정에서 감소할 수 있다. 즉, 하부 게이트 전극 물질층(50a)의 상부 영역(52), 중간 게이트 전극 물질층(60a), 및 상부 게이트 전극 물질층(70a)의 스택은 하부 게이트 전극 물질층(50a)의 하부 영역(51)의 볼륨 팽창을 보상 및 완화시킬 수 있다.
도 5g를 참조하면, 실리사이드화 공정에 의해, 커진 볼륨을 갖도록 팽창한 (두꺼워진) 하부 게이트 전극 물질층(50b) 및 작아진 볼륨을 갖도록 축소된 (얇아진) 중간 게이트 전극 물질층(60b) 및 상부 게이트 전극 물질층(70b)의 스택이 형성될 수 있다. 하부 게이트 전극 물질층(50b)의 하부 영역(51)은 팽창할 수 있고, 및 하부 게이트 전극 물질층(50b)의 상부 영역(52)은 축소될 수 있다.
이후, 상기 방법은 도 2h 내지 2j를 참조하여 설명된 공정들을 수행하여 도 1e에 도시된 MOS 트랜지스터를 형성하는 것을 더 포함할 수 있다.
도 6은 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터를 형성하는 방법을 설명하는 종단면도이다. 도 6을 참조하면, 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터를 형성하는 방법은 기판(10) 상에 게이트 절연 물질층(20a), 배리어 물질층(30a), 및 하부 게이트 전극 물질층(50a)을 형성하는 것을 포함할 수 있다. 도 5a와 비교하여, 상기 방법은 게이트 절연 물질층(20a)과 하부 게이트 전극 물질층(50a) 사이에 배리어 물질층(30a)을 형성하는 것을 더 포함할 수 있다. 배리어 물질층(30a)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 그 조합 중 하나를 포함할 수 있다. 이후, 상기 방법은 도 5b 내지 5g 및 2h 내지 2j를 참조하여 설명된 공정들을 더 수행하여 도 1f에 도시된 MOS 트랜지스터를 형성하는 것을 더 포함할 수 있다.
도 7은 본 개시의 일 실시예에 의한 반도체 소자의 MOS 트랜지스터를 형성하는 방법을 설명하는 종단면도이다. 도 7을 참조하면, 도 5a 내지 5f를 참조하여 설명된 공정들을 수행하는 것을 포함할 수 있고, 중간 게이트 전극 물질층(60a)이 완전히 사라질 수 있다. 즉, 실리사이드화 공정이 충분히 수행되어 중간 게이트 전극 물질층(60a) 내의 실리콘 원자들이 모두 하부 게이트 전극 물질층(50a) 및 상부 게이트 전극 물질층(70a) 내부로 확산할 수 있다. 따라서, 팽창한 하부 게이트 전극 물질층(50b) 및 팽창한 상부 게이트 전극 물질층(70b)이 직접적으로 접촉할 수 있다. 이후, 도 2h 내지 2j를 참조하여 설명된 공정들을 더 수행하여 도 1g에 도시된 MOS 트랜지스터를 형성하는 것을 포함할 수 있다.
본 개시의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 개시의 기술 분야의 통상의 전문가라면 본 개시의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100A-100H: MOS 트랜지스터
10: 기판
11: 제1 소스/드레인 영역
11a: 제1 얕은 소스/드레인 영역
11b: 제1 깊은 소스/드레인 영역
12: 제2 소스/드레인 영역
12a: 제2 얕은 소스/드레인 영역
12b: 제2 깊은 소스/드레인 영역
20: 게이트 절연층 20a: 게이트 절연 물질층
30: 배리어 층 30a: 배리어 물질층
40: 베이스 게이트 전극 40a: 베이스 게이트 전극 물질층
50: 하부 게이트 전극 50a: 하부 게이트 전극 물질층
51: 하부 영역 52: 상부 영역
60: 중간 게이트 전극 60a: 중간 게이트 전극 물질층
70: 상부 게이트 전극 70a: 상부 게이트 전극 물질층
80: 게이트 캡핑층 80a: 게이트 캡핑 물질층
90: 스페이서
IB1: 제1 이온 충돌 공정 IB2: 제2 이온 충돌 공정
Va: 하부 베이컨시 Vb: 상부 베이컨시
GS: 게이트 스택

Claims (20)

  1. 기판 상에 게이트 절연 물질층을 형성하는 단계,
    상기 게이트 절연 물질층 상에 하부 게이트 전극 물질층을 형성하는 단계,
    상기 하부 게이트 전극 물질층에 제1 이온들을 충돌시키는 제1 이온 충돌 공정을 수행하는 단계,
    상기 하부 게이트 전극 물질층 상에 비정질 실리콘 층을 포함하는 중간 게이트 전극 물질층을 형성하는 단계,
    상기 중간 게이트 전극 물질층 상에 상부 게이트 전극 물질층을 형성하는 단계,
    상기 상부 게이트 전극 물질층에 제2 이온들을 충돌시키는 제2 이온 충돌 공정을 수행하는 단계, 및
    상기 하부 게이트 전극 물질층 및 상기 상부 게이트 전극 물질층 내에 실리사이드 층들을 형성하여 하부 게이트 전극층 및 상부 게이트 전극층을 형성하는 단계를 포함하는 MOS 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 제1 이온 충돌 공정은 상기 하부 게이트 전극 물질층의 상부 영역 내에 부분적으로 하부 베이컨시들을 형성하는 것을 포함하고, 및
    상기 제2 이온 충돌 공정은 상기 상부 게이트 전극 물질층 내에 전체적으로 상부 베이컨시들을 형성하는 것을 포함하는 MOS 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 제1 이온들 및 상기 제2 이온들은 헬륨(He), 네온(Ne), 아르곤(Ar), 제논(Xe), 크립톤(Kr), 및 라돈(Rn) 중 하나 이상을 포함하는 MOS 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 중간 게이트 전극 물질층을 형성하는 단계는 상기 하부 게이트 전극 물질층 상에 다결정 실리콘 층을 형성하는 단계, 및 비정질화 공정을 수행하여 상기 다결정 실리콘 층을 상기 비정질 실리콘 층으로 변화시키는 단계를 포함하고, 및
    상기 비정질화 공정은 상기 다결정 실리콘 층 내에 이온들을 주입하는 단계를 포함하는 MOS 트랜지스터 제조 방법.
  5. 제4항에 있어서,
    상기 이온들은 비소(As), 안티몬(Sb), 인(P) 같은 N형 이온들 또는 보론(B), 보론 플로라이드(BF2), 갈륨(Ga), 또는 인듐(In) 같은 P형 이온들 중 하나 이상을 포함하는 MOS 트랜지스터 제조 방법.
  6. 제1항에 있어서,
    상기 하부 게이트 전극 물질층 및 상기 상부 게이트 전극 물질층 내에 상기 실리사이드 층들을 형성하는 단계는 상기 하부 게이트 전극 물질층, 상기 중간 게이트 전극 물질층, 및 상기 상부 게이트 전극 물질층을 가열하여 상기 중간 게이트 전극 물질층 내의 실리콘 원자들을 상기 하부 게이트 전극 물질층 및 상기 상부 게이트 전극 물질층 내부로 확산시키는 단계를 포함하는 MOS 트랜지스터 제조 방법.
  7. 제6항에 있어서,
    상기 하부 게이트 전극층은 상부 영역에 부분적으로 형성된 상기 실리사이드 층을 포함하고, 및
    상기 상부 게이트 전극층은 전체적으로 형성된 상기 실리사이드 층을 포함하는 MOS 트랜지스터 제조 방법.
  8. 제1항에 있어서,
    상기 제1 이온 충돌 공정 및 상기 제2 이온 충돌 공정은 이온 임플란트 공정 또는 플라즈마 공정을 수행하는 것을 포함하는 MOS 트랜지스터 제조 방법.
  9. 제1항에 있어서,
    상기 게이트 절연 물질층과 상기 하부 게이트 전극 물질층 사이에 배리어 물질층을 형성하는 단계를 더 포함하는 MOS 트랜지스터 제조 방법.
  10. 제1항에 있어서,
    상기 게이트 절연 물질층과 상기 하부 게이트 전극 물질층 사이에 베이스 게이트 전극 물질층을 형성하는 단계를 더 포함하는 MOS 트랜지스터 제조 방법.
  11. 기판 상에 게이트 절연 물질층을 형성하는 단계,
    상기 게이트 절연 물질층 상에 베이스 게이트 전극 물질층을 형성하는 단계,
    상기 베이스 게이트 전극 물질층 상에 하부 게이트 전극 물질층을 형성하는 단계,
    상기 하부 게이트 전극 물질층 상에 실리콘 층을 형성하는 단계,
    상기 실리콘 층 상에 상부 게이트 전극 물질층을 형성하는 단계, 및
    상기 하부 게이트 전극 물질층의 상부 영역 및 상기 상부 게이트 전극 물질층 내에 실리사이드 층들을 형성하여 하부 게이트 전극층 및 상부 게이트 전극층을 형성하는 단계를 포함하는 MOS 트랜지스터 제조 방법.
  12. 제11항에 있어서,
    상기 하부 게이트 전극 물질층 내에 하부 베이컨시들을 형성하는 단계 및 상기 상부 게이트 전극 물질층 내에 상부 베이컨시들을 형성하는 단계를 더 포함하고,
    상기 하부 베이컨시들을 형성하는 단계는 제1 이온 충돌 공정을 수행하여 상기 하부 게이트 전극 물질층에 헬륨(He), 네온(Ne), 아르곤(Ar), 제논(Xe), 크립톤(Kr), 및 라돈(Rn) 중 하나 이상을 충돌시키는 단계를 포함하고, 및
    상기 상부 베이컨시들을 형성하는 단계는 제2 이온 충돌 공정을 수행하여 상기 상부 게이트 전극 물질층에 헬륨(He), 네온(Ne), 아르곤(Ar), 제논(Xe), 크립톤(Kr), 및 라돈(Rn) 중 하나 이상을 충돌시키는 단계를 포함하는 MOS 트랜지스터 제조 방법.
  13. 제11항에 있어서,
    상기 실리콘 층을 형성하는 단계는 상기 하부 게이트 전극 물질층 상에 비정질 실리콘 층 또는 다결정 실리콘 층을 형성하는 단계 및 비정질화 공정을 더 수행하는 단계를 포함하는 MOS 트랜지스터 제조 방법.
  14. 제11항에 있어서,
    상기 베이스 게이트 물질층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 알루미늄 합금(TiAl), 및 티타늄 카바이드(TiC) 중 하나 이상을 포함하고, 및
    상기 하부 게이트 전극 물질층 및 상기 상부 게이트 전극 물질층은 각각 코발트(Co), 니켈(Ni), 하프늄(Hf), 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 텅스텐(W), 및 티타늄 질화물(TiN) 중 하나 이상을 포함하는 MOS 트랜지스터 제조 방법.
  15. 기판 상에 배치된 게이트 스택;
    상기 게이트 스택의 측면 상에 배치된 게이트 스페이서; 및
    상기 게이트 스택 또는 상기 게이트 스페이서와 수직으로 정렬되도록 상기 기판 내에 형성된 소스/드레인 영역을 포함하고,
    상기 게이트 스택은:
    게이트 절연층;
    상기 게이트 절연층 상의 하부 게이트 전극층;
    상기 하부 게이트 전극층 상의 상부 게이트 전극층; 및
    상기 상부 게이트 전극층 상의 게이트 캡핑층을 포함하고,
    상기 하부 게이트 전극층은 상부 영역 내에 형성된 제1 실리사이드 층을 포함하고, 및
    상기 상부 게이트 전극층은 하부 영역 내에 형성된 제2 실리사이드 층을 포함하는 MOS 트랜지스터.
  16. 제15항에 있어서,
    상기 하부 게이트 전극층의 상기 하부 영역은 상기 하부 게이트 전극층의 상부 영역보다 상대적으로 금속이 풍부하고,
    상기 하부 게이트 전극층의 상기 상부 영역은 상기 하부 게이트 전극층의 상기 하부 영역 보다 상대적으로 실리콘이 풍부하고,
    상기 상부 게이트 전극층의 상기 상부 영역은 상기 상부 게이트 전극층의 상기 하부 영역보다 상대적으로 금속이 풍부하고, 및
    살기 상부 게이트 전극층의 상기 하부 영역은 상기 상부 게이트 전극층의 상기 상부 영역보다 상대적으로 실리콘이 풍부한 MOS 트랜지스터.
  17. 제16항에 있어서,
    상기 하부 게이트 전극층의 상기 하부 영역 및 상기 상부 게이트 전극층의 상기 상부 영역은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 알루미늄 합금(TiAl), 티타늄 카바이드(TiC), 또는 텅스텐 질화물(WN), 같은 금속 화합물 또는 합금들 중 하나 이상을 포함하고, 및
    상기 하부 게이트 전극층의 상기 상부 영역 및 상기 상부 게이트 전극층의 상기 하부 영역은 티타늄 실리사이드(TiSi), 알루미늄 실리사이드(AlSi), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 니켈 실리사이드(NiSi), 또는 기타 금속-실리콘 화합물들 중 하나를 포함하는 MOS 트랜지스터.
  18. 제15항에 있어서,
    상기 하부 게이트 전극층과 상기 상부 게이트 전극층 사이의 중간 게이트 전극층을 더 포함하고, 및
    상기 중간 게이트 전극층은 실리콘을 포함하는 MOS 트랜지스터.
  19. 제18항에 있어서,
    상기 중간 게이트 전극층은 비소(As), 안티몬(Sb), 인(P) 같은 N형 이온들 또는 보론(B), 보론 플로라이드(BF2), 갈륨(Ga), 또는 인듐(In) 같은 P형 이온들을 포함하는 MOS 트랜지스터.
  20. 제15항에 있어서,
    상기 게이트 절연층과 상기 하부 게이트 전극층 사이의 베이스 게이트 전극층을 더 포함하고, 및
    상기 베이스 게이트 전극층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 알루미늄 합금(TiAl), 티타늄 카바이드(TiC), 또는 텅스텐 질화물(WN), 같은 금속 화합물 또는 합금들 중 하나 이상을 포함하는 MOS 트랜지스터.
KR1020210082117A 2021-06-24 2021-06-24 실리사이드 층을 가진 mos 트랜지스터를 포함하는 반도체 소자 제조 방법 KR20230000120A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210082117A KR20230000120A (ko) 2021-06-24 2021-06-24 실리사이드 층을 가진 mos 트랜지스터를 포함하는 반도체 소자 제조 방법
US17/534,252 US20220415658A1 (en) 2021-06-24 2021-11-23 Method for fabricating a semiconductor device including a mos transistor having a silicide layer
CN202210259896.XA CN115528096A (zh) 2021-06-24 2022-03-16 制造包括具有硅化物层的mos晶体管的半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210082117A KR20230000120A (ko) 2021-06-24 2021-06-24 실리사이드 층을 가진 mos 트랜지스터를 포함하는 반도체 소자 제조 방법

Publications (1)

Publication Number Publication Date
KR20230000120A true KR20230000120A (ko) 2023-01-02

Family

ID=84542493

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210082117A KR20230000120A (ko) 2021-06-24 2021-06-24 실리사이드 층을 가진 mos 트랜지스터를 포함하는 반도체 소자 제조 방법

Country Status (3)

Country Link
US (1) US20220415658A1 (ko)
KR (1) KR20230000120A (ko)
CN (1) CN115528096A (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0801427A3 (en) * 1996-04-11 1999-05-06 Matsushita Electric Industrial Co., Ltd. Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device
JP4902716B2 (ja) * 2008-11-20 2012-03-21 株式会社日立国際電気 不揮発性半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
CN115528096A (zh) 2022-12-27
US20220415658A1 (en) 2022-12-29

Similar Documents

Publication Publication Date Title
US7510943B2 (en) Semiconductor devices and methods of manufacture thereof
US9768076B2 (en) Semiconductor device and method of forming the same
US7989321B2 (en) Semiconductor device gate structure including a gettering layer
CN107123680B (zh) 鳍式场效应晶体管及其制造方法
US7176537B2 (en) High performance CMOS with metal-gate and Schottky source/drain
US8643126B2 (en) Self aligned silicided contacts
US7652336B2 (en) Semiconductor devices and methods of manufacture thereof
US6806534B2 (en) Damascene method for improved MOS transistor
TWI397962B (zh) 半導體結構與其形成方法
US7358167B2 (en) Implantation process in semiconductor fabrication
US9748390B2 (en) Semiconductor device and method of forming the same
JP5221112B2 (ja) 半導体装置の製造方法および半導体装置
JP2006324627A (ja) 二重の完全ケイ化ゲートを形成する方法と前記方法によって得られたデバイス
US20080145982A1 (en) Isolation spacer for thin soi devices
TWI226132B (en) Semiconductor device and method of manufacturing semiconductor device
US20120313158A1 (en) Semiconductor structure and method for manufacturing the same
JP2010109122A (ja) 半導体装置および半導体装置の製造方法
US11676867B2 (en) Method for manufacturing semiconductor structure
US8981530B2 (en) Semiconductor device and method of forming the same
US20220406909A1 (en) Field effect transistor with dual silicide and method
KR20230000120A (ko) 실리사이드 층을 가진 mos 트랜지스터를 포함하는 반도체 소자 제조 방법
CN108321121A (zh) 后栅型半导体器件的制造方法
TW201338052A (zh) 金氧半導體元件的製造方法
JP2007324390A (ja) 半導体装置及びその製造方法