CN115473544A - 一种fpga折叠相关器结构及控制方法 - Google Patents

一种fpga折叠相关器结构及控制方法 Download PDF

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CN115473544A CN202211046739.7A CN202211046739A CN115473544A CN 115473544 A CN115473544 A CN 115473544A CN 202211046739 A CN202211046739 A CN 202211046739A CN 115473544 A CN115473544 A CN 115473544A
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Abstract

本申请提供一种FPGA折叠相关器结构及控制方法，其中FPGA折叠相关器包括：本地计时器、伪码发生器、累加器及移位寄存器；伪码发生器用于周期性输出伪码序列；累加器具有第一输入端、第二输入端、计数输入端、伪码输入端以及累加输出端，第一输入端用于输入相关器输入数据，伪码输入端与伪码发生器的输出端连接，累加输出端用于输出累加数据；同时累加输出端还与移位寄存器的输入端连接，移位寄存器的输出端与第二输入端连接；移位寄存器用于存储寄存序列，将寄存序列首位数据作为移位数据输出至累加器中用于计算；通过上述结构使得，累加器和移位寄存器各使用一个并重复进行折叠运算，在不损失性能的前提下大大降低了硬件资源的消耗。

Description

一种FPGA折叠相关器结构及控制方法
技术领域
本公开一般涉及通信领域，具体涉及一种FPGA折叠相关器结构及控制方法。
背景技术
相关器是通信系统中一种常见的结构，广泛应用于对扩频信号的解扩处理和对数字信号的检测。相关器利用设备接收到的输入数据与伪码做相关运算，依靠伪码优异的自相关特性，从相关输出中判别相关峰值。
现有技术中的FPGA相关器实现结构见图2，如图中所示，伪码长度越长，使用的累加器和移位寄存器的数量越多，硬件资源消耗越大。
发明内容
鉴于现有技术中的上述缺陷或不足，期望提供可解决上述技术问题的一种FPGA折叠相关器结构及控制方法。
本申请第一方面提供一种FPGA折叠相关器结构，包括：
伪码发生器，所述伪码发生器用于周期性输出伪码序列，所述伪码序列包括N个伪码Pn；所述伪码发生器每个主时钟频率f输出一个伪码Pn；
累加器，所述累加器具有第一输入端、第二输入端、计数输入端、伪码输入端以及累加输出端；所述第一输入端用于输入相关器输入数据Ai，所述相关器输入数据Ai的数据速率为v；所述第二输入端用于输入移位数据Bi；所述伪码输入端与所述伪码发生器的输出端连接；所述累加输出端用于输出累加数据Oi；N＝f/v；
本地计数器，所述本地计数器与所述累加器的计数输入端连接，用于输出计数值C，所述计数值C的取值为0～N-1，且当切换所述相关器输入数据Ai时，所述计数值C清零；
移位寄存器，所述移位寄存器的输入端与所述累加输出端连接，所述移位寄存器的输出端与所述第二输入端连接；
其中，所述移位寄存器配置用于：
存储寄存序列，所述寄存序列的长度为D＝N+1，初始值为0；
将所述寄存序列首位数据作为所述移位数据Bi输出至所述累加器中；
对所述寄存序列进行移位操作；
将所述累加数据Oi存储至所述寄存序列末位；
其中，所述累加器配置用于：
接收所述相关器输入数据Ai、移位数据Bi、伪码Pn以及计数值C；
判断计数值C＝0且所述伪码Pn＝1，输出Oi＝0+Ai；
判断计数值C＝0且所述伪码Pn＝-1，输出Oi＝0-Ai；
判断计数值C≠0且所述伪码Pn＝1，输出Oi＝Bi+Ai；
判断计数值C≠0且所述伪码Pn＝-1，输出Oi＝Bi-Ai。
根据本申请实施例提供的技术方案，所述伪码发生器用于输入原始伪码序列，所述伪码发生器具体配置用于：接收设定伪码序列，周期性输出所述设定伪码序列；
所述设定伪码序列的获取方式通过以下步骤得到：
接收原始伪码序列；
判断所述原始伪码序列的伪码个数等于N，所述原始伪码序列作为所述设定伪码序列周期性输出。
根据本申请实施例提供的技术方案，所述设定伪码序列的获取方式还包括：
判断所述原始伪码序列的伪码个数小于N，在所述原始伪码序列后补0，得到伪码序列，所述伪码序列的伪码个数等于N，所述伪码序列作为所述设定伪码序列周期性输出；
其中，所述累加器(3)还配置用于：
判断计数值C≠0且所述伪码Pn＝0，输出Oi＝Bi。
根据本申请实施例提供的技术方案，所述累加输出端连接有比较器，所述比较器用于比较所述累加数据Oi，获取所述累加数据Oi中的最大值。
本申请第二方面提供一种FPGA折叠相关器控制方法，采用如上述所述的一种FPGA折叠相关器结构，所述FPGA折叠相关器控制方法包括如下步骤：
将所述寄存序列首位数据作为所述移位数据Bi接收；
所述寄存序列进行移位操作；
接收所述相关器输入数据Ai、伪码Pn以及计数值C；
判断计数值C＝0且所述伪码Pn＝1，输出Oi＝0+Ai；
判断计数值C＝0且所述伪码Pn＝-1，输出Oi＝0-Ai；
判断计数值C≠0且所述伪码Pn＝1，输出Oi＝Bi+Ai；
判断计数值C≠0且所述伪码Pn＝-1，输出Oi＝Bi-Ai；
将所述累加数据Oi存储至所述寄存序列末位。
根据本申请实施例提供的技术方案，所述设定伪码序列的获取方式通过以下步骤得到：
接收原始伪码序列；
判断所述原始伪码序列的伪码个数等于N，所述原始伪码序列作为所述设定伪码序列周期性输出。
根据本申请实施例提供的技术方案，所述设定伪码序列的获取方式还包括：
判断所述原始伪码序列的伪码个数小于N，在所述原始伪码序列后补0，得到伪码序列，所述伪码序列的伪码个数等于N，所述伪码序列作为所述设定伪码序列周期性输出；
所述FPGA折叠相关器控制方法还包括：
判断计数值C≠0且所述伪码Pn＝0，输出Oi＝Bi。
本申请的有益效果在于：基于本申请提出的技术方案，包括本地计数器、伪码发生器、累加器和移位寄存器，使用时，所述移位寄存器内初始存储长度为D的寄存序列，所述寄存序列的初始值为0，将所述寄存序列的首位数据作为所述移位数据Bi输出至所述累加器中，同时，所述伪码发生器每个主时钟频率输出一个伪码Pn，所述累加器接收所述相关器输入数据Ai、移位数据Bi、伪码Pn以及计数值C，根据所述计数值C和伪码Pn的数值，进行相应运算并输出所述累加数据Oi，且所述累加数据Oi存储至所述寄存序列末位；通过上述结构使得，所述累加器和所述移位寄存器各使用一个重复进行折叠运算，在不损失性能的前提下大大降低了硬件资源的消耗。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是本申请中的一种FPGA折叠相关器结构的示意图；
图2是本申请中的一种常规FPGA相关器结构的示意图；
图3是本申请中原始伪码序列中伪码个数等于N的计算过程；
图4是本申请中原始伪码序列中伪码个数小于N的计算过程；
图5是本申请中的一种FPGA折叠相关器与常规FPGA相关器资源对比图。
图中：1、本地计数器；2、伪码发生器；3、累加器；4、移位寄存器。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
实施例1
请参考图1-图5为本申请提供的一种FPGA折叠相关器结构的结构示意图，包括：
伪码发生器2，所述伪码发生器2用于周期性输出伪码序列，所述伪码序列包括N个伪码Pn；所述伪码发生器2每个主时钟频率f输出一个伪码Pn；
累加器3，所述累加器3具有第一输入端、第二输入端、计数输入端、伪码输入端以及累加输出端；所述第一输入端用于输入相关器输入数据Ai，所述相关器输入数据Ai的数据速率为v；所述第二输入端用于输入移位数据Bi；所述伪码输入端与所述伪码发生器2的输出端连接；所述累加输出端用于输出累加数据Oi；N＝f/v；
本地计数器1，所述本地计数器1与所述累加器3的计数输入端连接，用于输出计数值C，所述计数值C的取值为0～N-1，且当切换所述相关器输入数据Ai时，所述计数值C清零；
移位寄存器4，所述移位寄存器4的输入端与所述累加输出端连接，所述移位寄存器4的输出端与所述第二输入端连接；
其中，所述移位寄存器4配置用于：
存储寄存序列，所述寄存序列的长度为D＝N+1，初始值为0；
将所述寄存序列首位数据作为所述移位数据Bi输出至所述累加器3中；
对所述寄存序列进行移位操作；
将所述累加数据Oi存储至所述寄存序列末位；
其中，所述累加器3配置用于：
接收所述相关器输入数据Ai、移位数据Bi、伪码Pn以及计数值C；
判断计数值C＝0且所述伪码Pn＝1，输出Oi＝0+Ai；
判断计数值C＝0且所述伪码Pn＝-1，输出Oi＝0-Ai；
判断计数值C≠0且所述伪码Pn＝1，输出Oi＝Bi+Ai；
判断计数值C≠0且所述伪码Pn＝-1，输出Oi＝Bi-Ai。
具体的，所述计数值C的取值为0～N-1；
具体的，所述伪码发生器输入原始伪码序列，在主时钟的控制下周期性输出设定伪码序列；
在一些实施例中，所述伪码发生器、本地计数器、累加器、移位寄存器均在主时钟的控制下串行顺序输出进行运算；
工作原理：使用时，所述移位寄存器4内初始存储长度为D的寄存序列，所述寄存序列的初始值为0，将所述寄存序列的首位数据作为所述移位数据Bi输出至所述累加器中，同时，所述伪码发生器2每个主时钟频率输出一个伪码Pn，所述累加器3接收所述相关器输入数据Ai、移位数据Bi、伪码Pn以及计数值C，根据所述计数值C和伪码Pn的数值，进行相应运算并输出所述累加数据Oi，且所述累加数据Oi存储至所述寄存序列末位；通过上述结构使得，如图1、图2、图5所示，本申请内所述累加器3和所述移位寄存器4各使用一个并重复进行折叠运算，在不损失性能的前提下大大降低了硬件资源的消耗。
在某些实施方式中，所述伪码发生器2具体配置用于：接收设定伪码序列，周期性输出所述设定伪码序列；
所述设定伪码序列的获取方式通过以下步骤得到：
接收原始伪码序列；
判断所述原始伪码序列的伪码个数等于N，所述原始伪码序列作为所述设定伪码序列周期性输出。
在一些实施例中，所述原始伪码序列包括N个伪码Pn，如图3所示，所述原始伪码序列为[-1,1,-1,-1]，所述相关器输入数据Ai＝[-1,-1,1,-1,-1,1,1]，N＝4，D＝N+1＝5，C＝[0,1,2,3]；具体计算过程如下：
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝0，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝0，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝-1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝0，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝0，此时所述计数值C＝3且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝1；
切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝0，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝0；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝-1，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝0；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝1，此时所述计数值C＝3且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝2；
切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝1，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝-1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝2；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝0，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝-1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝0，此时所述计数值C＝3且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝-1；
此时切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝2，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝-1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝-2；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝2，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝3；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝-1，此时所述计数值C＝3且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝0；
此时切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝-1，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝0；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝-2，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝-1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝3，此时所述计数值C＝3且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝4；
切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝0，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝-1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝2；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝0，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝-1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝-1，此时所述计数值C＝3且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝-2；
切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝4，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝-1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝-1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝0；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝2，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝-1，此时所述计数值C＝3且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝-2。
在某些实施方式中，所述原始伪码序列内包括的伪码个数小于N个时，所述设定伪码序列的获取方式还包括：
判断所述原始伪码序列的伪码个数小于N，在所述原始伪码序列后补0，得到伪码序列，所述伪码序列的伪码个数等于N，所述伪码序列作为所述设定伪码序列周期性输出；
其中，所述累加器3还配置用于：
判断计数值C≠0且所述伪码Pn＝0，输出Oi＝Bi。
在一些实施例中，所述原始伪码序列内包括的伪码个数小于N个，在伪码发生器内输入所述原始伪码序列时，将所述原始伪码序列后补0，使所述原始伪码序列的伪码个数等于N，补0后的原始伪码序列作为所述设定伪码序列周期性输出；如图4所示，所述原始伪码序列为[-1,1,-1]，所述相关器输入数据Ai＝[-1,-1,1,-1,-1,1,1]，N＝4，D＝N+1＝5，C＝[0,1,2,3]；将所述原始伪码序列后补0变为[-1,1,-1,0]；具体的计算过程如下：
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝0，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝0，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝-1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝0，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝0，此时所述计数值C＝3且所述伪码Pn＝0，因此输出Oi＝Bi＝0；
切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝0，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝0；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝-1，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝0；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝1，此时所述计数值C＝3且所述伪码Pn＝0，因此输出Oi＝Bi＝1；
切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝0，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝-1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝2；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝0，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝-1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝0，此时所述计数值C＝3且所述伪码Pn＝0，因此输出Oi＝Bi＝0；
此时切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝1，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝-1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝-2；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝2，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝3；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝-1，此时所述计数值C＝3且所述伪码Pn＝0，因此输出Oi＝Bi＝-1；
此时切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝0，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝0；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝-2，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝-1；
累加器内输入的相关器输入数据Ai＝-1、移位数据Bi＝3，此时所述计数值C＝3且所述伪码Pn＝0，因此输出Oi＝Bi＝3；
切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝-1，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝-1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝2；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝0，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝-1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝-1，此时所述计数值C＝3且所述伪码Pn＝0，因此输出Oi＝Bi＝-1；
切换为下一个相关器输入数据Ai，所述计数值C清零；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝3，此时所述计数值C＝0且所述伪码Pn＝-1，因此输出Oi＝0-Ai＝-1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝-1，此时所述计数值C＝1且所述伪码Pn＝1，因此输出Oi＝Bi+Ai＝0；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝2，此时所述计数值C＝2且所述伪码Pn＝-1，因此输出Oi＝Bi-Ai＝1；
累加器内输入的相关器输入数据Ai＝1、移位数据Bi＝-1，此时所述计数值C＝3且所述伪码Pn＝0，因此输出Oi＝Bi＝-1；
在一些实施方式中，所述原始伪码序列包括的伪码个数大于N个，将所述原始伪码序列拆分成最少一个包括N个伪码的伪码序列和最多一个包括小于N个伪码的伪码序列，例如：所述原始伪码序列包括2N+4个伪码，所述伪码序列拆分为[Pn(0),Pn(1),……Pn(N-1)]，[Pn(N),Pn(N+1),……Pn(2N-1)]，[Pn(2N),Pn(2N+1),Pn(2N+2),Pn(2N+3)]；然后依次将多个所述伪码序列作为所述设定伪码序列周期性输出，在所述累加器内内进行运算，输出所述累加数据Oi，再将多次计算出的累加数据Oi对应累加得到最终的累加数据Oi。
在某些实施方式中，所述累加输出端连接有比较器，所述比较器用于比较所述累加数据Oi，获取所述累加数据Oi中的最大值。
具体的，所述累加器3的累加输出端连接有比较器，所述比较器用于比较所述累加数据Oi，获取所述累加数据Oi中的最大值，所述最大值为相关峰值。
实施例2
本申请提供的一种FPGA折叠相关器控制方法，采用上述所述的一种FPGA折叠相关器结构，所述FPGA折叠相关器控制方法包括如下步骤
将所述寄存序列首位数据作为所述移位数据Bi接收；
所述寄存序列进行移位操作；
接收所述相关器输入数据Ai、伪码Pn以及计数值C；
判断计数值C＝0且所述伪码Pn＝1，输出Oi＝0+Ai；
判断计数值C＝0且所述伪码Pn＝-1，输出Oi＝0-Ai；
判断计数值C≠0且所述伪码Pn＝1，输出Oi＝Bi+Ai；
判断计数值C≠0且所述伪码Pn＝-1，输出Oi＝Bi-Ai；
将所述累加数据Oi存储至所述寄存序列末位。
在某些实施方式中，所述设定伪码序列的获取方式通过以下步骤得到：
接收原始伪码序列；
判断所述原始伪码序列的伪码个数等于N，所述原始伪码序列作为所述设定伪码序列周期性输出。
在某些实施方式中，所述设定伪码序列的获取方式还包括：
判断所述原始伪码序列的伪码个数小于N，在所述原始伪码序列后补0，得到伪码序列，所述伪码序列的伪码个数等于N，所述伪码序列作为所述设定伪码序列周期性输出；
所述FPGA折叠相关器控制方法还包括：
判断计数值C≠0且所述伪码Pn＝0，输出Oi＝Bi。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (7)

1.一种FPGA折叠相关器结构，其特征在于，包括：
伪码发生器(2)，所述伪码发生器(2)用于周期性输出设定伪码序列，所述设定伪码序列包括N个伪码Pn；所述伪码发生器(2)每个主时钟频率f输出一个伪码Pn；
累加器(3)，所述累加器(3)具有第一输入端、第二输入端、计数输入端、伪码输入端以及累加输出端；所述第一输入端用于输入相关器输入数据Ai，所述相关器输入数据Ai的数据速率为v；所述第二输入端用于输入移位数据Bi；所述伪码输入端与所述伪码发生器(2)的输出端连接；所述累加输出端用于输出累加数据Oi；N＝f/v；
本地计数器(1)，所述本地计数器(1)与所述累加器(3)的计数输入端连接，用于输出计数值C，且当切换所述相关器输入数据Ai时，所述计数值C清零；
移位寄存器(4)，所述移位寄存器(4)的输入端与所述累加输出端连接，所述移位寄存器(4)的输出端与所述第二输入端连接；
其中，所述移位寄存器(4)配置用于：
存储寄存序列，所述寄存序列的长度为D＝N+1，初始值为0；
将所述寄存序列首位数据作为所述移位数据Bi输出至所述累加器(3)中；
对所述寄存序列进行移位操作；
将所述累加数据Oi存储至所述寄存序列末位；
其中，所述累加器(3)配置用于：
接收所述相关器输入数据Ai、移位数据Bi、伪码Pn以及计数值C；
判断计数值C＝0且所述伪码Pn＝1，输出Oi＝0+Ai；
判断计数值C＝0且所述伪码Pn＝-1，输出Oi＝0-Ai；
判断计数值C≠0且所述伪码Pn＝1，输出Oi＝Bi+Ai；
判断计数值C≠0且所述伪码Pn＝-1，输出Oi＝Bi-Ai。
2.根据权利要求1所述的一种FPGA折叠相关器结构，其特征在于，所述伪码发生器(2)具体配置用于：接收设定伪码序列，周期性输出所述设定伪码序列；
所述设定伪码序列的获取方式通过以下步骤得到：
接收原始伪码序列；
判断所述原始伪码序列的伪码个数等于N，所述原始伪码序列作为所述设定伪码序列周期性输出。
3.根据权利要求2所述的一种FPGA折叠相关器结构，其特征在于，所述设定伪码序列的获取方式还包括：
判断所述原始伪码序列的伪码个数小于N，在所述原始伪码序列后补0，使所述原始伪码序列的伪码个数等于N，补0后的原始伪码序列作为所述设定伪码序列周期性输出；
其中，所述累加器(3)还配置用于：
判断计数值C≠0且所述伪码Pn＝0，输出Oi＝Bi。
4.根据权利要求1所述的一种FPGA折叠相关器结构，其特征在于，所述累加输出端连接有比较器，所述比较器用于比较所述累加数据Oi，获取所述累加数据Oi中的最大值。
5.一种FPGA折叠相关器控制方法，其特征在于，采用权利要求1所述的一种FPGA折叠相关器结构，所述FPGA折叠相关器控制方法包括如下步骤：
将所述寄存序列首位数据作为所述移位数据Bi接收；
所述寄存序列进行移位操作；
接收所述相关器输入数据Ai、伪码Pn以及计数值C；
判断计数值C＝0且所述伪码Pn＝1，输出Oi＝0+Ai；
判断计数值C＝0且所述伪码Pn＝-1，输出Oi＝0-Ai；
判断计数值C≠0且所述伪码Pn＝1，输出Oi＝Bi+Ai；
判断计数值C≠0且所述伪码Pn＝-1，输出Oi＝Bi-Ai；
将所述累加数据Oi存储至所述寄存序列末位。
6.根据权利要求5所述的一种FPGA折叠相关器控制方法，其特征在于，所述设定伪码序列的获取方式通过以下步骤得到：
接收原始伪码序列；
判断所述原始伪码序列的伪码个数等于N，所述原始伪码序列作为所述设定伪码序列周期性输出。
7.根据权利要求6所述的一种FPGA折叠相关器控制方法，其特征在于，所述设定伪码序列的获取方式还包括：
判断所述原始伪码序列的伪码个数小于N，在所述原始伪码序列后补0，得到伪码序列，所述伪码序列的伪码个数等于N，所述伪码序列作为所述设定伪码序列周期性输出；
所述FPGA折叠相关器控制方法还包括：
判断计数值C≠0且所述伪码Pn＝0，输出Oi＝Bi。
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