CN115442176B - 一种规模化多负载单端总线电路 - Google Patents

一种规模化多负载单端总线电路 Download PDF

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Abstract

高速单端总线通过共享式单端总线在多负载节点系统中分配共用信号，为了确保负载能够正常工作，电路负载所接收信号的信号完整性以及信号带宽（即翻转率）必须满足；为了满足系统结构要求，所述电路必须采用合适的拓扑；为了提高性价比，总线负载数量以多为优。为克服现有技术中的不足，本发明提出了一种规模化多负载单端总线电路，将仅基于缓冲器的单个发送端口，通过菊花链拓扑结构以及分组方式接入多负载节点，实现一种规模化的，即负载节点数从数个到数十个的，单端总线电路，并满足系统的信号翻转率和信号完整性要求。

Description

一种规模化多负载单端总线电路
技术领域
本发明属于总线电路技术领域，尤其涉及一种规模化多负载单端总线电路。
背景技术
半导体技术的发展推动着现代数字系统的集成度越来越高，设备\芯片间数据传输带宽和速率也不断提升，尤其在多负载节点系统中，由于结构、成本、信号完整性等条件限制使得电路设计愈加复杂，困难。高速单端总线通过共享式单端总线在多负载节点系统中分配共用信号，为了确保负载能够正常工作，电路负载所接收信号的信号完整性以及信号带宽(即翻转率)必须满足；为了满足系统结构要求，所述电路必须采用合适的拓扑；为了提高性价比，总线负载数量以多为优。
陈俊仁、白育彰、许寿国在多负载时钟信号电路专利CN200710202156.8中，提出了一种多负载时钟信号电路，包括一时钟发生器及M个负载,所述时钟发生器包括N个频率相同的时钟信号引脚(发送端口)，其中M大于N，且N大于或等于二，所述个频率相同的时钟信号引脚互相连接至一连接点，所述连接点经由M条星形拓扑传输线分别连接至所述个负载。
其电路采用的星形拓扑，是一种常用的多负载拓扑结构。该拓扑中，发送端口(驱动器)一般位于星形的中央，呈辐射状与各个负载(接收端口)相连接。分支等长是星形拓扑的一个重要约束，但对于系统是相当苛刻的结构要求，尤其当负载数增加时，布线复杂性增大，降低了适用性，也限制了负载接入能力。再者，上述电路涉及定制的多个独立发送端口，本身提高成本，不具有通用性，并且多个发送端口之间由于输出信号存在时序偏离，并联时存在竞争风险，减低了电路的可靠性。
发明内容
为克服现有技术中的不足，本发明提出了一种规模化多负载单端总线电路，将仅基于缓冲器的单个发送端口，通过菊花链拓扑结构以及分组方式接入多负载节点，实现一种规模化的，即负载节点数从数个到数十个的，单端总线电路，并满足系统的信号翻转率和信号完整性要求。
本发明的一种规模化多负载单端总线电路，包括发送端、主传输线和子传输线；
发送端采用缓冲器单个端口作为总线输出，并通过阻尼电阻A连接主传输线电路；
主传输线电路采用菊花链拓扑结构，包括主传输线分段及桩线，主传输线分段与各桩线一一对应连接；
各桩线另一端对应连接子传输线，子传输线包括子传输线分段、负载桩线和负载，子传输线分段与各负载桩线一一对应连接，各负载桩线另一端连接对应负载，子传输线形成局部菊花链拓扑结构。
进一步地，各桩线与子传输线通过子传输线阻尼电阻连接。
进一步地，各负载桩线分别通过负载阻尼电阻与对应负载连接。
进一步地，所述阻尼电阻A使得缓冲器端口接入主传输线时处于欠阻尼的状态；所述子传输线阻尼电阻使得自发送端发出的信号，在主传输线分段与桩线分叉点的传输信号增大，反射信号减少；所述负载阻尼电阻设为使得子传输线分段上的传输信号增大，反射信号减少，末端负载接口信号完整性得到优化。
所述电路的负载总数等于各子传输线负载总和。
本发明的有益效果在于
1、基于单个驱动器端口的电路发送端，降低成本和提高通用性、可靠性；
2、采用改进的菊花链拓扑结构传输线，相比星型拓扑，提高电路整体结构适应性；
3、负载分组接入的方法，使得在满足信号带宽和信号完整性要求的情况下，电路负载节点数范围从数个到数十个。
上述三点使得所述电路成为结构布线更简单，适用性也更加广泛，同时具有满足信号带宽和信号完整性要求的规模化多负载单端总线电路。
附图说明
图1a为本发明电路结构示意图。
图1b为本发明电路拓扑图。
图2a为实施例1电路结构图。
图2b为实施例1仿真结果图。
图3a为实施例2电路结构图。
图3b为实施例2仿真结果图。
图4a为实施例3电路结构图。
图4b为实施例3仿真结果图。
具体实施方式
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
如图2a所示，以本发明应用于某系统中综合板A为例，其包含若综合板A组件等负载节点总数为40个，总线信号采用5V-CMOS电平，翻转率要求为不超过10ns/V，接收端口高低阈值分别为3V和2V。所有传输线由印制板电路构成，一般的条件下信号在印制板电路传播速度约5.6inch/ns，以下以信号传播时间表征电路长度。电路包含5主传输线分段和5个桩线，各桩线连接1个连接8负载的子传输线，其中各技术特性如下：
所述缓冲器发送端口电路，采用缓冲器SN74LVC16T245的5V端口作为发送端，通过一个阻尼电阻A连接主传输电路，阻值设为5欧姆。
菊花链拓扑结构主传输线电路分为主传输线分段及桩线，5个桩线与各自子传输线均通过子传输线阻尼电阻连接，其中主传输线、桩线以及子传输线分段均由印制板走线实现，故主传输线分段、桩线和子传输线分段阻抗均设为50Ω，主传输线分段长度均设为1ns，桩线长度和子传输线分段长度均设为0.2ns，同时子传输线阻尼电阻设为50Ω。
所述8个负载均通过各自的负载阻尼电阻与子传输线分段连接，形成局部菊花链结构，子传输线再与主传输电路桩线连接，每个负载桩线长度设为0.1ns，负载阻尼电阻设为200Ω。
仿真结果如图2b，信号边沿在传输中信号边沿单调性得到保持，翻转率满足要求，电路实现了40节点的总线信号传输。
表1实施例1电路特性
实施例2
以本发明应用于综合板B，结构与综合板A类似，其包含若干组件等负载节点总数为16个，总线信号翻转率要求为不超过10ns/V。实施例2电路如图3a，中各技术特性如下：
所述缓冲器发送端口电路，同实施例1类似，阻尼电阻A阻值设为10欧姆。
所述主传输线路电路分为主传输线分段及桩线，4个桩线与各自子传输线均通过子传输线阻尼电阻连接，子传输线阻尼电阻可以设为75Ω，主传输线分段、桩线和子传输线分段阻抗均设为50Ω，桩线长度设为0.2ns，主传输线分段和子传输线分段长度设置见表2和表3。
所述负载通过负载阻尼电阻与子传输线分段连接，形成局部菊花链结构，再与主传输电路桩线连接，每个负载桩线长度设为0.1ns，负载阻尼电阻设为150Ω。
表2实施例2主传输线
表3实施例2子传输线
仿真结果如图3b及表4所示，信号边沿在传输中信号边沿单调性得到保持，翻转率满足要求，电路实现了16节点的总线信号传输。
表4实施例2电路特性
实施例3
以本发明应用于某多组件综合板C，结构与综合板A类似，其包含若干组件等，负载节点总数为8个，总线信号翻转率要求为不超过10ns/V。实施例3电路如图4a，各技术特性如下：
所述缓冲器发送端口电路，同实施例1类似，阻尼电阻A阻值设为15欧姆。
所述主传输线路分为主传输线分段及桩线，3个桩线与各自子传输线均通过子传输线阻尼电阻连接，同时子传输线阻尼电阻可以设为100Ω，其中主传输线分段、桩线、子传输线分段阻抗均设为50Ω，负载桩线长度设为0.2ns，主传输线分段和子传输线分段长度设置见表5和表6。
所述负载通过负载阻尼电阻与子传输线分段连接，形成局部菊花链结构，再与主传输电路桩线连接，每个负载桩线长度设为0.1ns，负载阻尼电阻设为150Ω。
表5实施例3主传输线
表6实施例3子传输线
仿真结果如图4b及下表所示，信号边沿在传输中信号边沿单调性得到保持，翻转率满足要求，电路实现了8节点的总线信号传输。
表7实施例3电路特性
本发明不局限于上述具体的实施方式，本发明可以有各种更改和变化。凡是依据本发明的技术实质对以上实施方式所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围。

Claims (2)

1.一种规模化多负载单端总线电路，其特征在于：包括发送端、主传输线和子传输线；
发送端采用缓冲器单个端口作为总线输出，并通过阻尼电阻A连接主传输线电路；
主传输线电路采用菊花链拓扑结构，包括主传输线分段及桩线，主传输线分段与各桩线一一对应连接；
各桩线另一端对应连接子传输线，子传输线包括子传输线分段、负载桩线和负载，子传输线分段与各负载桩线一一对应连接，各负载桩线另一端连接对应负载，子传输线形成局部菊花链拓扑结构；
各桩线与子传输线通过子传输线阻尼电阻连接；
各负载桩线分别通过负载阻尼电阻与对应负载连接；
所述阻尼电阻A使得缓冲器端口接入主传输线时处于欠阻尼的状态；所述子传输线阻尼电阻使得自发送端发出的信号，在主传输线分段与桩线分叉点的传输信号增大，反射信号减少；所述负载阻尼电阻设为使得子传输线分段上的传输信号增大，反射信号减少，末端负载接口信号完整性得到优化。
2.根据权利要求1所述的一种规模化多负载单端总线电路，其特征在于：所述电路的负载总数等于各子传输线负载总和。
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