CN115440765A - 显示设备及提供显示设备的方法 - Google Patents
显示设备及提供显示设备的方法 Download PDFInfo
- Publication number
- CN115440765A CN115440765A CN202210332658.7A CN202210332658A CN115440765A CN 115440765 A CN115440765 A CN 115440765A CN 202210332658 A CN202210332658 A CN 202210332658A CN 115440765 A CN115440765 A CN 115440765A
- Authority
- CN
- China
- Prior art keywords
- organic layer
- layer
- opening
- pad electrode
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 367
- 239000012044 organic layer Substances 0.000 claims abstract description 202
- 239000000853 adhesive Substances 0.000 claims description 13
- 230000001070 adhesive effect Effects 0.000 claims description 13
- 239000000758 substrate Substances 0.000 description 44
- 239000004020 conductor Substances 0.000 description 24
- 239000011810 insulating material Substances 0.000 description 19
- 238000005538 encapsulation Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 101001072191 Homo sapiens Protein disulfide-isomerase A2 Proteins 0.000 description 9
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 9
- 208000030825 patent ductus arteriosus 2 Diseases 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 8
- 101100243945 Fusarium vanettenii PDAT9 gene Proteins 0.000 description 6
- 208000012204 PDA1 Diseases 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 101150102492 pda1 gene Proteins 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 101001112229 Homo sapiens Neutrophil cytosol factor 1 Proteins 0.000 description 4
- 102100023620 Neutrophil cytosol factor 1 Human genes 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 101100123718 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) pda-1 gene Proteins 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 230000005525 hole transport Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/129—Chiplets
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/124—Insulating layers formed between TFT elements and OLED elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05562—On the entire exposed surface of the internal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/1601—Structure
- H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/16014—Structure relative to the bonding area, e.g. bond pad the bump connector being smaller than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/2902—Disposition
- H01L2224/29021—Disposition the layer connector being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/2902—Disposition
- H01L2224/29026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
- H01L2224/29028—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the layer connector being disposed on at least two separate bonding areas, e.g. bond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81897—Mechanical interlocking, e.g. anchoring, hook and loop-type fastening or the like
- H01L2224/81898—Press-fitting, i.e. pushing the parts together and fastening by friction, e.g. by compression of one part against the other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83009—Pre-treatment of the layer connector or the bonding area
- H01L2224/83048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9211—Parallel connecting processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/1201—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/40—OLEDs integrated with touch screens
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
公开了显示设备及提供显示设备的方法,显示设备包括:驱动构件,提供电信号并且包括传输电信号的连接端子;焊盘电极,从驱动构件接收电信号并且电连接到驱动构件的连接端子;有机层,在焊盘电极上,有机层包括限定有机层的开口的侧表面和在开口内从侧表面突出的突出部,有机层的开口将焊盘电极暴露于有机层的外部;以及连接导电层,在有机层的开口内将焊盘电极电连接到连接端子,其中连接导电层覆盖有机层的突出部、有机层的侧表面和由有机层的开口暴露的焊盘电极中的每个。
Description
技术领域
本公开涉及显示设备及提供显示设备的方法。更具体地,本公开涉及包括焊盘电极的显示设备以及提供该显示设备的方法。
背景技术
显示设备可以包括多个像素(在下文中,也称为“像素结构”),并且可以通过将从像素发射的光组合来显示图像。为了驱动像素,显示设备可以包括焊盘电极和电连接到焊盘电极的驱动芯片。
发明内容
通常,可以通过形成其上设置多个像素和连接到多个像素的焊盘电极的衬底并将驱动芯片联接到焊盘电极来提供显示设备。在这种情况下,当在焊盘电极和驱动芯片的联接中出现缺陷时,显示设备的显示质量可能降低。
本公开的实施方式提供了具有改善的显示质量的显示设备。
本公开的实施方式提供了制造(或提供)具有改善的显示质量的显示设备的方法。
然而,本公开的实施方式不限于上述特征,并且可以在不背离本公开的思想和范围的情况下进行各种扩展。
在实施方式中,显示设备包括:衬底;焊盘电极层,在衬底上;有机层,在焊盘电极层上并限定暴露焊盘电极层的顶表面的至少一部分的开口,并且包括从开口的侧表面突出的突出部分;连接导电层,覆盖突出部分、开口的侧表面、焊盘电极层的由开口暴露的顶表面;连接端子,在开口内与连接导电层接触;以及驱动芯片,在连接端子上并且电连接到连接端子。
根据实施方式,连接端子可以与连接导电层的覆盖突出部分的第一部分接触,同时与连接导电层的覆盖焊盘电极层的顶表面的第二部分间隔开。
根据实施方式,连接端子可以与连接导电层的覆盖突出部分的第一部分和连接导电层的覆盖焊盘电极层的顶表面的第二部分接触。
根据实施方式,显示设备还可以包括在驱动芯片和有机层之间的绝缘粘合构件。
根据实施方式,焊盘电极层可以包括在衬底上的第一导电层和在第一导电层上并且与第一导电层接触的第二导电层。
根据实施方式,焊盘电极层还可以包括焊盘绝缘层,焊盘绝缘层在第一导电层和第二导电层之间并限定暴露第一导电层的顶表面的至少一部分的通孔,并且第二导电层可以与第一导电层的由通孔暴露的顶表面接触。
根据实施方式,第二导电层的顶表面的至少一部分可以由开口暴露,并且连接导电层可以与第二导电层的由开口暴露的顶表面接触。
在实施方式中,显示设备包括:衬底;焊盘电极层,在衬底上;第一有机层,在焊盘电极层上并限定暴露焊盘电极层的顶表面的至少一部分的第一开口;第二有机层,在第一有机层上并限定暴露第一有机层的顶表面的与第一开口相邻的至少一部分的第二开口,并且包括从第二开口的侧表面突出的突出部分;连接导电层,覆盖突出部分、第一开口的侧表面、第二开口的侧表面、焊盘电极层的由第一开口暴露的顶表面和第一有机层的由第二开口暴露的顶表面;连接端子,在第二开口内与连接导电层接触;以及驱动芯片,在连接端子上并且电连接到连接端子。
根据实施方式,连接端子可以与连接导电层的覆盖突出部分的第一部分接触,同时与连接导电层的覆盖焊盘电极层的顶表面的第二部分间隔开。
根据实施方式,连接端子可以与连接导电层的覆盖突出部分的第一部分和连接导电层的覆盖焊盘电极层的顶表面的第二部分接触。
根据实施方式,焊盘电极层可以包括在衬底上的第一导电层和在第一导电层上并且与第一导电层接触的第二导电层。
根据实施方式,焊盘电极层还可以包括焊盘绝缘层,焊盘绝缘层在第一导电层和第二导电层之间并限定暴露第一导电层的顶表面的至少一部分的通孔,并且第二导电层可以与第一导电层的由通孔暴露的顶表面接触。
根据实施方式,第二导电层的顶表面的至少一部分可以由第一开口暴露,并且连接导电层可以与第二导电层的由第一开口暴露的顶表面接触。
在实施方式中,提供(或制造)显示设备的方法包括:在衬底上提供(或形成)焊盘电极层;在焊盘电极层上形成有机层;通过蚀刻有机层形成暴露焊盘电极层的顶表面的至少一部分的开口和从开口的侧表面突出的突出部分;形成连接导电层以覆盖突出部分、开口的侧表面和焊盘电极层的由开口暴露的顶表面;形成驱动电路,驱动电路包括连接端子和在连接端子上并且电连接到连接端子的驱动芯片;以及通过布置驱动电路来使连接端子与连接导电层接触。
根据实施方式,形成连接导电层可以包括:通过溅射方案将导电材料施加到突出部分、开口的侧表面、有机层的顶表面和焊盘电极层的由开口暴露的顶表面;以及去除施加到有机层的顶表面上的导电材料。
根据实施方式,该方法还可以包括在形成连接导电层之后将绝缘材料施加到有机层上。
根据实施方式,绝缘材料还可以施加在连接导电层和连接端子之间。
根据实施方式,使连接端子与连接导电层接触可以包括:通过施加热量软化绝缘材料;对准驱动电路使得连接端子和开口彼此重叠;以及通过按压驱动电路使连接端子与连接导电层接触。
根据实施方式,连接端子可以与连接导电层的覆盖突出部分的第一部分接触,同时与连接导电层的覆盖焊盘电极层的顶表面的第二部分间隔开。
根据实施方式,连接端子可以与连接导电层的覆盖突出部分的第一部分和连接导电层的覆盖焊盘电极层的顶表面的第二部分接触。
根据实施方式,显示设备包括:衬底;焊盘电极层,在衬底上,有机层,在焊盘电极层上并限定暴露焊盘电极层的顶表面的至少一部分的开口,并且包括从开口的侧表面突出的突出部分;连接导电层,覆盖突出部、开口的侧表面和焊盘电极层的由开口暴露的顶表面;连接端子,在开口内与连接导电层接触,以及驱动芯片,在连接端子上并且电连接到连接端子。
突出部分可以支撑连接端子。此外,连接导电层可以在开口内与连接端子接触。因此,在驱动芯片和焊盘电极层的联接中可不出现缺陷,使得可以改善显示设备的显示质量。
然而,本公开的效果不限于上述效果,并且可以在不背离本公开的思想和范围的情况下进行各种扩展。
附图说明
通过参考附图更详细地描述本公开的实施方式,本公开的上述和其它优点及特征将变得更加明显。
图1是示意性地示出显示设备的实施方式的平面图。
图2是沿着图1的线I-I’截取的剖视图。
图3至图6是沿着图1的线II-II’截取的剖视图。
图7至图13是示出提供显示设备的方法的剖视图。
具体实施方式
在下文中,将参考附图更详细地描述实施方式。在附图中,相同或相似的附图标记将用于相同的元件。如本文中所使用的,附图标记可指示单数元件或复数元件。例如,在附图中标记单数形式的元件的附图标记可用于引用说明书文本中的多个单数元件。
应当理解,当一元件被称为与另一元件相关(诸如,在另一元件“上”)时,其可以直接在该另一元件上,或者在它们之间可以存在居间的元件。相反,当一元件被称为与另一元件相关(诸如,“直接在另一个元件上”)时,不存在居间的元件。
应当理解,尽管本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或区段,但是这些元件、组件、区域、层和/或区段不应受到这些术语的限制。这些术语仅用于将一个元件、组件、区域、层或区段与另一元件、组件、区域、层或区段区分开。因此,在不背离本文中的教导的情况下,以下讨论的“第一”元件、“第一”组件、“第一”区域、“第一”层或“第一”区段可以被称为“第二”元件、“第二”组件、“第二”区域、“第二”层或“第二”区段。
本文中使用的术语仅出于描述特定实施方式的目的,而不是旨在进行限制。如本文中所使用的,“一”、“一个”、“该”和“至少一个”不表示数量的限制,并且旨在包括单数和复数两者,除非上下文另外清楚地指示。例如,“元件”具有与“至少一个元件”相同的含义,除非上下文另外清楚地指出。“至少一个”不应被解释为限制“一”或“一个”。“或”意指“和/或”。如本文中所使用的,术语“和/或”包括相关联所列项目中的一个或更多个的任何和所有组合。还将理解的是,当在本说明书中使用时,术语“包括(comprises)”和/或“包括(comprising)”或者“包括(includes)”和/或“包括(including)”指定所陈述的特征、区域、整体、步骤、操作、元件和/或组件的存在,但不排除一个或更多个其它特征、区域、整体、步骤、操作、元件、组件和/或其组的存在或添加。
此外,可在本文中使用诸如“下”或“底部”和“上”或“顶部”的相对术语来描述如附图中所示的一元件与另一元件的关系。应当理解,除了附图中描绘的定向之外,相对术语旨在包括设备的不同定向。例如,如果附图之一中的设备被翻转,则被描述为在其它元件的“下”侧上的元件将随之被定向在其它元件的“上”侧上。因此,术语“下”可以根据附图的特定定向而包括“下”和“上”两种定向。类似地,如果附图之一中的设备被翻转,则被描述为在其它元件“下方”或“以下”的元件将随之被定向为在其它元件“上方”。因此,术语“下方”或以下”可以包括上方和下方两种定向。
如本文中所使用的,“约”或“近似”包括所陈述的值并且意指在本领域普通技术人员考虑到所讨论的测量和与特定量的测量相关的误差(即,测量系统的限制)所确定的特定值的可接受偏差范围内。例如,“约”可以意指在所陈述的值的一个或更多个标准偏差内,或者在所陈述的值的±30%、±20%、±10%或±5%内。
除非另有定义,否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。还将理解的是,诸如在常用词典中定义的那些术语应当被解释为具有与其在相关技术和本公开的上下文中的含义一致的含义,并且不应以理想化的或过于正式的意义来解释,除非在本文中明确地如此定义。
本文中参考作为理想化实施方式的示意性图示的截面图示来描述实施方式。这样,由例如制造技术和/或公差导致的图示的形状的变化将是预料到的。因此,本文中描述的实施方式不应被解释为限于如本文中所示的区域的特定形状,而应包括由例如制造导致的形状偏差。例如,示出或描述为平坦的区域通常可以具有粗糙和/或非线型特征。此外,所示的尖角可以是圆化的。因此,附图中所示的区域在本质上是示意性的,并且它们的形状不旨在说明区域的精确形状,且不旨在了限制本权利要求的范围。
图1是示意性地示出显示设备10的实施方式的平面图。
参考图1,显示设备10可以包括显示面板100,显示面板100包括显示区域DA和外围区域PA。显示区域DA可以是其中显示图像的区域(例如,平面区域),并且外围区域PA可以是其中设置帮助在显示区域DA中显示图像的组件的区域。外围区域PA可以位于显示区域DA的边缘处,诸如与显示区域DA相邻。外围区域PA可以限定显示面板100的非显示区域,但不限于此。显示设备10的各种组件或层可以包括与以上针对显示面板100描述的显示区域DA和外围区域PA对应显示区域DA和外围区域PA。
像素结构PX和连接到像素结构PX并向像素结构PX传输电信号的信号线(例如,数据布线DL和栅极布线GL)可以设置在显示区域DA中。像素结构PX可以包括晶体管和发光二极管。栅极布线GL可以连接到栅极驱动器(未示出),并且可以在第一方向DR1上延伸(或沿着第一方向DR1延伸)。数据布线DL可以连接到数据驱动器(未示出),并且可以在与第一方向DR1相交的第二方向DR2上延伸(或沿着第二方向DR2延伸)。上述元件中的一个或更多个可以设置成多个。可以沿着与第一方向DR1和第二方向DR2中的每个交叉的第三方向获取显示设备10及其各种组件或层的厚度方向。
显示区域DA可以通过组合从显示面板100的多个像素结构PX发射的光来显示图像。像素结构PX可以以各种形状布置在显示区域DA中。在实施方式中,例如,像素结构PX可以以矩阵形式布置,矩阵形式具有沿着第一方向DR1和第二方向DR2二者限定的结构。
布线、焊盘电极PD和将电信号传输到显示区域DA的驱动构件可以位于外围区域PA中。外围区域PA可以包括第一焊盘区域PDA1和第二焊盘区域PDA2。第一焊盘区域PDA1和第二焊盘区域PDA2可以彼此间隔开。在实施方式中,例如,第一焊盘区域PDA1可以位于显示区域DA和第二焊盘区域PDA2之间。第二焊盘区域PDA2可以比第一焊盘区域PDA1更靠近显示面板100的一端。
多个焊盘电极PD可以设置在第一焊盘区域PDA1和第二焊盘区域PDA2中的每个中。驱动构件可以在焊盘电极PD处连接到显示面板100。作为驱动构件,例如,驱动芯片20可以在设置于第一焊盘区域PDA1中的焊盘电极PD处连接到显示面板100,并且印刷电路板30可以在设置于第二焊盘区域PDA2中的焊盘电极PD处连接到显示面板100。焊盘电极PD可以从驱动芯片20和/或印刷电路板30接收外部信号作为电信号。焊盘电极PD可以将来自显示面板100的外部的外部信号传输到显示面板100内的像素结构PX。
驱动芯片20可以电连接到设置在第一焊盘区域PDA1中的焊盘电极PD。驱动芯片20可以控制像素结构PX的光发射。驱动芯片20可以是集成电路芯片。
印刷电路板30可以电连接到设置在第二焊盘区域PDA2中的焊盘电极PD。印刷电路板30可以包括时序控制器和电源电压发生器。时序控制器可以产生控制信号作为用于驱动显示设备10的电信号。电源电压发生器可以产生电源电压作为电信号。
焊盘电极PD可以连接到布线部分。布线部分可以包括将设置在第一焊盘区域PDA1中的焊盘电极PD连接到设置在第二焊盘区域PDA2中的焊盘电极PD的布线。布线可以接收来自设置在第二焊盘区域PDA2中的焊盘电极PD的信号,并将该信号传输到设置在第一焊盘区域PDA1中的焊盘电极PD。
图2是沿着图1的线I-I’截取的剖视图。
参考图2,显示设备10可以包括衬底SUB、第一绝缘层IL1、第二绝缘层IL2和第三绝缘层IL3、晶体管、发光二极管、封装层EN、第一触摸绝缘层YL1、第二触摸绝缘层YL2和触摸电极CTL。晶体管可以包括有源层ATV、栅电极GE和源/漏电极SDE。发光二极管可以包括第一电极EL1、第二电极EL2和发光层EE。
衬底SUB可以包括透明玻璃。可替代地,衬底SUB可以包括塑料。根据实施方式,衬底SUB可以具有柔性。
有源层ATV可以设置在衬底SUB上。有源层ATV可以包括半导体材料。有源层ATV可以包括源极区域、漏极区域和沟道区域。
第一绝缘层IL1可以设置在衬底SUB上。第一绝缘层IL1可以覆盖有源层ATV。第一绝缘层IL1可以包括无机绝缘材料。
栅电极GE可以设置在第一绝缘层IL1上。栅电极GE可以通过第一绝缘层IL1与有源层ATV电绝缘。栅电极GE可以用于调节有源层ATV的电导率。在实施方式中,例如,仅当具有预定电平或更高电平的电压被施加到栅电极GE时,有源层ATV可以具有导电性。
第二绝缘层IL2可以设置在第一绝缘层IL1上。第二绝缘层IL2可以覆盖栅电极GE。第二绝缘层IL2可以包括无机绝缘材料。
源/漏电极SDE可以设置在第二绝缘层IL2上。源/漏电极SDE可以与有源层ATV的至少一部分接触。如本文中所使用的,元件之间的接触可以在它们之间形成界面,但不限于此。在实施方式中,例如,源/漏电极SDE可以通过穿过第一绝缘层IL1和第二绝缘层IL2形成(或限定)的接触孔与有源层ATV的至少一部分接触(或者在穿过第一绝缘层IL1和第二绝缘层IL2形成(或限定)的接触孔处与有源层ATV的至少一部分接触)。
第三绝缘层IL3可以设置在第二绝缘层IL2上。第三绝缘层IL3可以覆盖源/漏电极SDE。第三绝缘层IL3可以包括有机绝缘材料。第三绝缘层IL3可以具有基本上平坦的顶表面。
第一电极EL1可以设置在第三绝缘层IL3上。第一电极EL1可以被称为阳极电极。第一电极EL1可以通过穿过第三绝缘层IL3形成的接触孔与源/漏电极SDE接触。
像素限定层PDL可以设置在第三绝缘层IL3上。像素限定层PDL可以限定将第一电极EL1的顶表面的至少一部分暴露于像素限定层PDL的外部的开口。像素限定层PDL可以包括有机材料。
发光层EE可以设置在像素限定层PDL上并且沿着第一电极EL1的由开口(或者在开口处)暴露于像素限定层PDL的外部的顶表面。发光层EE可以发射光。发光层EE可以包括空穴注入层、空穴传输层、有机发射层、电子传输层和/或电子注入层。
第二电极EL2可以设置在发光层EE上。第二电极EL2可以被称为阴极电极。
封装层EN可以设置在第二电极EL2上。封装层EN可以包括第一无机封装层、设置在第一无机封装层上的有机封装层以及设置在有机封装层上的第二无机封装层。封装层EN可以覆盖第二电极EL2、发光层EE和第一电极EL1。封装层EN可以保护第二电极EL2、发光层EE和第一电极EL1免受外部水分和气体的影响。
第一触摸绝缘层YL1和第二触摸绝缘层YL2可以设置在封装层EN上。第一触摸绝缘层YL1可以限定与第一电极EL1重叠(或者与第一电极EL1对应)的开口。第一触摸绝缘层YL1中的开口可以对应于像素限定层PDL中的开口。第二触摸绝缘层YL2可以设置在第一触摸绝缘层YL1上,并且可以填充限定在第一触摸绝缘层YL1中的开口。第二触摸绝缘层YL2的折射率可以大于第一触摸绝缘层YL1的折射率。在实施方式中,例如,第二触摸绝缘层YL2可以包括具有高折射率的有机材料。
触摸电极CTL可以设置在封装层EN上。触摸电极CTL可以感测来自显示面板100的外部的输入。输入可以是诸如来自身体部分、笔等的触摸。在实施方式中,例如,触摸电极CTL可以包括第一子导电层和设置在第一子导电层上的第二子导电层,其中第二子导电层可以通过穿过第一触摸绝缘层YL1形成的接触孔连接到第一子导电层。
图3和图4是包括在图1的显示设备10中的焊盘电极PD的实施方式的剖视图。图3和图4是沿着图1的线II-II’截取的剖视图。
参考图1和图3,显示设备10可以包括衬底SUB、焊盘电极PD、有机层OL、连接导电层CC、连接端子BP和驱动芯片20。焊盘电极PD可以包括焊盘电极层。在实施方式中,例如,焊盘电极层可以包括第一导电层C1、第二导电层C2和焊盘绝缘层IL。
衬底SUB可以包括透明玻璃。可替代地,衬底SUB可以包括塑料。根据实施方式,衬底SUB可以具有柔性。
第一导电层C1可以设置在衬底SUB上。第一导电层C1可以包括导电材料。根据实施方式,第一导电层C1可以包括与参考图2描述的栅电极GE相同的材料。如本文中所使用的,包括彼此相同的材料的元件可以是衬底SUB上的相同材料层的相应图案,但不限于此。
第二导电层C2可以设置在第一导电层C1上。第二导电层C2可以包括导电材料。根据实施方式,第二导电层C2可以包括与参考图2描述的源/漏电极SDE相同的材料。第二导电层C2可以与第一导电层C1接触。
焊盘绝缘层IL可以设置在第一导电层C1和第二导电层C2之间。焊盘绝缘层IL可以限定将第一导电层C1的顶表面的至少一部分暴露于焊盘绝缘层IL的外部的通孔TH(例如,接触孔)。在这种情况下,第二导电层C2可以与第一导电层C1的由通孔TH暴露的顶表面接触。焊盘绝缘层IL可以包括无机绝缘材料。根据实施方式,焊盘绝缘层IL可以包括与参考图2描述的第一绝缘层IL1或第二绝缘层IL2相同的材料。
有机层OL可以设置在焊盘电极PD的焊盘电极层上。有机层OL可以包括有机绝缘材料。有机层OL可以限定将焊盘电极层的顶表面的至少一部分暴露于有机层OL的外部的有机层开口H。在实施方式中,例如,有机层开口H可以将第二导电层C2的顶表面的至少一部分暴露于有机层OL的外部。
有机层OL的侧表面限定有机层开口H。有机层OL可以包括突出部分E(例如,突出部),突出部分E在沿着衬底SUB的方向上(例如,朝向有机层开口H)比侧表面的其余部分突出得更远(即,从侧表面突出)。突出部分E可以用于支撑将在以下描述的连接端子BP。有机层开口H可以在沿着衬底SUB的方向上具有宽度。有机层开口H的宽度在突出部分E处可以是最小的,但不限于此。
有机层OL的高度(或厚度)可以沿着显示面板100的厚度方向限定。有机层OL的高度可以为约5微米(μm)或更大且约10μm或更小。在实施方式中,有机层OL的高度可以为约6μm或更大且约9μm或更小。
连接导电层CC可以包括导电材料。连接导电层CC可以覆盖焊盘电极层的由有机层开口H暴露的顶表面。在实施方式中,例如,连接导电层CC可以覆盖第二导电层C2的由有机层开口H暴露的顶表面。此外,连接导电层CC可以覆盖有机层OL的在有机层开口H和突出部分E处的侧表面。根据实施方式,连接导电层CC可以包括与参考图2描述的触摸电极CTL相同的材料。
连接端子BP可以包括导电材料。连接端子BP可以与连接导电层CC接触。详细地说,连接端子BP可以在有机层开口H内与连接导电层CC接触。
根据实施方式,连接端子BP可以与连接导电层CC的覆盖突出部分E的第一部分接触。同时,连接端子BP可以与连接导电层CC的覆盖焊盘电极层的顶表面的第二部分间隔开。在实施方式中,例如,连接导电层CC的第二部分可以是连接导电层CC的覆盖第二导电层C2的顶表面的部分。即,连接端子BP包括最靠近由有机层开口H暴露的焊盘电极PD的远端。在有机层开口H内,连接导电层CC包括在有机层OL的突出部(例如,突出部分E)处接触连接端子BP的第一部分以及在由有机层开口H暴露的焊盘电极PD处并且与连接端子BP的远端间隔开的第二部分。
驱动芯片20可以设置在连接端子BP上。驱动芯片20可以电连接到连接端子BP。因此,驱动芯片20可以产生通过连接端子BP和连接导电层CC传输到第一导电层C1和第二导电层C2的电信号。
根据实施方式,绝缘粘合构件NCF可以设置在驱动芯片20和有机层OL之间。绝缘粘合构件NCF可以包括绝缘材料。此外,绝缘粘合构件NCF可以设置在连接端子BP和连接导电层CC之间。绝缘粘合构件NCF可以提供粘合强度,使得驱动芯片20和连接端子BP可以联接到有机层OL和连接导电层CC。
参考图1和图4,显示设备10可以包括衬底SUB、焊盘电极PD、有机层OL、连接导电层CC、连接端子BP和驱动芯片20。焊盘电极PD可以包括焊盘电极层。在实施方式中,例如,焊盘电极层可以包括第一导电层C1、第二导电层C2和焊盘绝缘层IL。
除了连接端子BP之外,包括在图4中所示的显示设备10中的组件可以与包括在图3中所示的显示设备10中的组件基本上相同。因此,以下可以省略与包括在图3中所示的显示设备10中的组件基本上相同的组件的描述。
参考图1和图4,连接端子BP可以包括导电材料,并且连接端子BP可以在有机层开口H内与连接导电层CC接触。
根据实施方式,连接端子BP可以与连接导电层CC的覆盖突出部分E的第一部分接触(例如,在突出部分E处与连接导电层CC的覆盖突出部分E的第一部分接触)。同时,连接端子BP可以与连接导电层CC的覆盖焊盘电极层的顶表面的第二部分接触。在实施方式中,例如,连接导电层CC的第二部分可以是连接导电层CC的覆盖第二导电层C2的顶表面的部分。即,在有机层开口H内,连接导电层CC包括在有机层OL的突出部(例如,突出部分E)处接触连接端子BP的第一部分以及在焊盘电极PD处接触连接端子BP的远端的第二部分。
图5和图6是包括在图1的显示设备10中的焊盘电极PD的实施方式的剖视图。图5和图6是沿图1的线II-II’截取的剖视图。
参考图1和图5,显示设备10可以包括衬底SUB、焊盘电极PD、第一有机层OL1、第二有机层OL2、连接导电层CC、连接端子BP和驱动芯片20。焊盘电极PD可以包括焊盘电极层。在实施方式中,例如,焊盘电极层可以包括第一导电层C1、第二导电层C2和焊盘绝缘层IL。
衬底SUB可以包括透明玻璃。可替代地,衬底SUB可以包括塑料。根据实施方式,衬底SUB可以具有柔性。
第一导电层C1可以设置在衬底SUB上。第一导电层C1可以包括导电材料。根据实施方式,第一导电层C1可以包括与参考图2描述的栅电极GE相同的材料。
第二导电层C2可以设置在第一导电层C1上。第二导电层C2可以包括导电材料。根据实施方式,第二导电层C2可以包括与参考图2描述的源/漏电极SDE相同的材料。第二导电层C2可以与第一导电层C1接触。
焊盘绝缘层IL可以设置在第一导电层C1和第二导电层C2之间。焊盘绝缘层IL可以限定暴露第一导电层C1的顶表面的至少一部分的通孔TH。在这种情况下,第二导电层C2可以与第一导电层C1的由通孔TH暴露的顶表面接触。焊盘绝缘层IL可以包括无机绝缘材料。根据实施方式,焊盘绝缘层IL可以包括与参考图2描述的第一绝缘层IL1或第二绝缘层IL2相同的材料。
第一有机层OL1可以设置在焊盘电极层上。第一有机层OL1可以包括有机绝缘材料。第一有机层OL1可以限定第一有机层开口H1,第一有机层开口H1将焊盘电极层的顶表面的至少一部分暴露于第一有机层OL1的外部。在实施方式中,例如,第一有机层开口H1可以将第二导电层C2的顶表面的至少一部分暴露于第一有机层OL1的外部。
第二有机层OL2可以设置在第一有机层OL1上。第二有机层OL2可以包括有机绝缘材料。第二有机层OL2可以限定第二有机层开口H2,第二有机层开口H2将第一有机层OL1的顶表面的与第一有机层开口H1相邻的至少一部分暴露于第二有机层OL2的外部。该顶表面可以沿着衬底SUB延伸。
第二有机层OL2可以包括突出部分E,突出部分E在第二有机层开口H2处从第二有机层OL2的侧表面的其余部分突出。突出部分E可以用于支撑将在以下描述的连接端子BP。
第一有机层OL1的高度可以为约2.5μm或更大且约5μm或更小。此外,第二有机层OL2的高度可以为约2.5μm或更大且约5μm或更小。在实施方式中,第一有机层OL1的高度可以为约3μm或更大且约4μm或更小,并且第二有机层OL2的高度可以为约3μm或更大且约4μm或更小。
根据实施方式,第一有机层OL1和第二有机层OL2可以彼此一体地形成。也就是说,有机层OL可以在远离衬底SUB的方向上按顺序包括第一厚度部分(例如,第一有机层OL1)和第二厚度部分(例如,第二有机层OL2)。也就是说,在有机层OL内,第二厚度部分可以比第一厚度部分更远离衬底SUB。
连接导电层CC可以包括导电材料。连接导电层CC可以覆盖焊盘电极层的由第一有机层开口H1暴露的顶表面。在实施方式中,例如,连接导电层CC可以覆盖第二导电层C2的由第一有机层开口H1暴露的顶表面。此外,连接导电层CC可以覆盖突出部分E、第一有机层OL1的由第二有机层开口H2暴露的顶表面、第一有机层OL1的限定第一有机层开口H1的侧表面以及第二有机层OL2的限定第二有机层开口H2的侧表面。根据实施方式,连接导电层CC可以包括与参考图2描述的触摸电极CTL相同的材料。
连接端子BP可以包括导电材料。连接端子BP可以在沿着相应的有机层开口的一个或更多个位置处与连接导电层CC接触。详细地说,连接端子BP可以在第二有机层开口H2内与连接导电层CC接触。
根据实施方式,连接端子BP可以与连接导电层CC的覆盖突出部分E的第一部分接触。同时,连接端子BP可以与连接导电层CC的覆盖焊盘电极层的顶表面的第二部分间隔开。在实施方式中,例如,连接导电层CC的第二部分可以是连接导电层CC的覆盖第二导电层C2的顶表面的部分。
驱动芯片20可以设置在连接端子BP上。驱动芯片20可以电连接到连接端子BP。因此,驱动芯片20可以产生通过连接端子BP和连接导电层CC传输到第一导电层C1和第二导电层C2的电信号。
根据实施方式,绝缘粘合构件NCF可以设置在驱动芯片20与第一有机层OL1和第二有机层OL2之间。绝缘粘合构件NCF可以包括绝缘材料。此外,绝缘粘合构件NCF可以设置在连接端子BP和连接导电层CC之间。绝缘粘合构件NCF可以提供粘合强度,使得驱动芯片20和连接端子BP可以联接到第一有机层OL1和第二有机层OL2以及连接导电层CC。
参考图1和图6,显示设备10可以包括衬底SUB、焊盘电极PD、第一有机层OL1、第二有机层OL2、连接导电层CC、连接端子BP和驱动芯片20。焊盘电极PD可以包括焊盘电极层。在实施方式中,例如,焊盘电极层可以包括第一导电层C1、第二导电层C2和焊盘绝缘层IL。
除了连接端子BP之外,包括在图6中所示的显示设备10中的组件可以与包括在图5中所示的显示设备10中的组件基本上相同。因此,以下可以省略与包括在图5中所示的显示设备10中的组件基本上相同的组件的描述。
参考图1和图6,连接端子BP可以包括导电材料,并且可以在第二有机层开口H2内与连接导电层CC接触。
根据实施方式,连接端子BP可以与连接导电层CC的覆盖突出部分E的第一部分接触。同时,连接端子BP可以与连接导电层CC的覆盖焊盘电极层的顶表面的第二部分接触。在实施方式中,例如,连接导电层CC的第二部分可以是连接导电层CC的覆盖第二导电层C2的顶表面的部分。
图7至图13是示出提供(或制造)显示设备10的方法中的实施方式的剖视图。图7至图13是示出在提供参考图4描述的显示设备10的方法的实施方式中提供的结构的剖视图。
参考图7,在衬底SUB上形成(或提供)焊盘电极层,并且可以在焊盘电极层上形成有机层OL。
衬底SUB可以通过处理玻璃或塑料来形成。
焊盘电极层可以包括第一导电层C1、第二导电层C2和焊盘绝缘层IL。第一导电层C1和第二导电层C2中的每个可以包括导电材料,并且焊盘绝缘层IL可以包括无机绝缘材料。
第一导电层C1可以形成在衬底SUB上。形成第一导电层C1的方案没有限制,并且可以使用各种已知的方案。在实施方式中,例如,可以通过将导电材料施加到衬底SUB上并通过干法蚀刻图案化施加到衬底SUB上的导电材料来形成第一导电层C1。也就是说,第一导电层C1可以包括从施加到衬底SUB上的导电材料(第一导电材料)提供的多个第一导电图案。
焊盘绝缘层IL可以形成在第一导电层C1上。焊盘绝缘层IL可以限定将第一导电层C1的顶表面的至少一部分暴露于焊盘绝缘层IL的外部的通孔TH(例如,参见图4)。
第二导电层C2可以形成在焊盘绝缘层IL上。第二导电层C2可以通过由焊盘绝缘层IL限定的通孔TH与第一导电层C1接触。也就是说,第二导电层C2可以包括从施加到衬底SUB上的导电材料(第二导电材料)提供的多个第二导电图案。
有机层OL可以覆盖焊盘电极层。有机层OL可以包括有机绝缘材料。
形成焊盘绝缘层IL、第二导电层C2和有机层OL的方案没有限制,并且可以使用各种已知的方案。
参考图8,可以通过蚀刻有机层OL来形成有机层开口H和突出部分E。
有机层开口H可以将焊盘电极层的顶表面的至少一部分暴露于有机层OL的外部。在实施方式中,例如,有机层开口H可以暴露第二导电层C2的顶表面的至少一部分。
突出部分E可以是有机层OL的比有机层OL的在有机层开口H处的侧表面的其余部分突出得更远的部分(即,有机层OL的从有机层OL的限定有机层开口H的侧表面突出的部分)。
根据实施方式,可以通过干法蚀刻有机层OL来形成有机层开口H和突出部分E。在实施方式中,例如,可以通过使用第一掩模对有机层OL进行第一干法蚀刻并通过使用第二掩模对有机层OL进行第二干法蚀刻来形成有机层开口H和突出部分E。
参考图9和图10,可以使连接导电层CC覆盖突出部分E、有机层开口H的侧表面和焊盘电极层的由有机层开口H暴露的顶表面。
根据实施方式,可以通过溅射方案形成连接导电层CC。详细地说,可以通过溅射方案通过将导电材料施加到有机层OL的顶表面、焊盘电极层的由有机层开口H暴露的顶表面、有机层OL的在有机层开口H处的侧表面和突出部分E,并且去除导电材料的施加到有机层OL的顶表面的部分来形成连接导电层CC。在实施方式中,例如,可以通过干法蚀刻方案去除施加到有机层OL的顶表面上的导电材料。也就是说,连接导电层CC可以包括从施加到衬底SUB上的导电材料(第三导电材料)提供的多个第三导电图案。连接导电层CC的图案可以在多个有机层开口H中的相应开口处彼此断开连接。
参考图11,可以将绝缘材料NCF1施加到被图案化成包括有机层开口H的有机层OL上,以便形成绝缘粘合构件NCF。此时,绝缘材料NCF1可以从有机层OL的离衬底SUB最远的顶表面延伸到有机层开口H中,以被施加到有机层开口H中。在这种情况下,施加到有机层开口H中的绝缘材料NCF1可以在连接导电层CC和如以下将描述的连接端子BP之间。
参考图12和图13,可以形成包括连接端子BP和驱动芯片20的驱动电路。连接端子BP沿着驱动芯片20的位置可以对应于有机层开口H的位置。驱动芯片20可以电连接到连接端子BP。
在形成驱动电路之后,可以布置驱动电路,使得连接端子BP和连接导电层CC可以彼此接触。
根据实施方式,连接端子BP和连接导电层CC可以通过以下方式彼此接触:通过施加热量来软化绝缘材料NCF1;对准驱动电路使得连接端子BP和有机层开口H彼此重叠;以及将驱动电路朝向有机层开口H的内部的连接导电层CC按压(参见图12中的向下箭头)。在实施方式中,例如,驱动电路可以通过具有相对高温度的压杆按压。
根据实施方式,连接端子BP可以沿着显示面板100的厚度方向具有相对大的高度。在这种情况下,连接端子BP可以在突出部分E处与连接导电层CC的第一部分接触。同时,连接端子BP可以与连接导电层CC的覆盖焊盘电极层的顶表面的第二部分接触。在实施方式中,例如,连接导电层CC的第二部分可以是连接导电层CC的沿着第二导电层C2的暴露的顶表面延伸的部分。
根据实施方式,连接端子BP可以具有相对小的高度(例如,参考图3)。在这种情况下,连接端子BP可以在突出部分E处与连接导电层CC的第一部分接触。同时,连接端子BP可以与连接导电层CC的沿着焊盘电极层的暴露的顶表面延伸的第二部分间隔开。
根据实施方式,有机层开口H的宽度可以大于连接端子BP的宽度。在沿着衬底SUB的方向上,有机层开口H的最大宽度可以大于连接端子BP的最大宽度。在实施方式中,例如,有机层开口H的最大宽度可以大于连接端子BP的最大宽度约10μm。由于有机层开口H的宽度通过有机层OL的突出部在突出部分E处减小,因此即使当有机层开口H的最大宽度大于连接端子BP的最大宽度时,设置在有机层开口H中的连接端子BP也可以由突出部分E稳定地支撑。此外,当将驱动电路对准以使得连接端子BP和有机层开口H彼此重叠时,即使当驱动电路在预定范围内未对准时,连接端子BP也可以与覆盖突出部分E的连接导电层CC接触。换句话说,即使当驱动电路在参考范围内未对准时,焊盘电极层和驱动芯片20也可以在有机层开口H处彼此电连接。
连接端子BP可以在突出部分E处与连接导电层CC过盈配合,但不限于此。相对于图12来参考图13,相对于连接导电层CC的在突出部分E处的部分之间的原始距离,连接端子BP在有机层开口H中的插入可以增加连接导电层CC的在突出部分E处的部分之间的距离。
尽管以上已经参考附图描述了显示设备10的实施方式和提供显示设备10的方法,但是所描述的实施方式被提供用于说明的目的,并且本领域的普通技术人员可以在不背离如所附权利要求中阐述的本公开的技术思想的情况下对实施方式进行各种改变和修改。
显示设备10的实施方式和提供显示设备10的方法可以应用于各种电子设备(包括但不限于计算机、移动电话、智能电话、智能平板等)的显示设备10以及提供(或制造)包括显示设备10的电子设备的方法。
Claims (10)
1.显示设备,包括:
驱动构件,提供电信号并且包括传输所述电信号的连接端子;
焊盘电极,从所述驱动构件接收所述电信号并且电连接到所述驱动构件的所述连接端子;
有机层,在所述焊盘电极上,所述有机层包括:
限定所述有机层的开口的侧表面,所述有机层的所述开口将所述焊盘电极暴露于所述有机层的外部,以及在所述开口内从所述侧表面突出的突出部;以及
连接导电层,在所述有机层的所述开口内将所述焊盘电极电连接到所述连接端子,
其中,所述连接导电层覆盖所述有机层的所述侧表面、所述有机层的所述突出部和由所述有机层的所述开口暴露的所述焊盘电极中的每个。
2.根据权利要求1所述的显示设备,其中,
所述连接端子包括最靠近由所述有机层的所述开口暴露的所述焊盘电极的远端,以及
在所述有机层的所述开口内,所述连接导电层包括:
第一部分,在所述有机层的所述突出部处与所述连接端子接触,以及
第二部分,在由所述有机层的所述开口暴露的所述焊盘电极处并且与所述连接端子的所述远端间隔开。
3.根据权利要求1所述的显示设备,其中,
所述连接端子包括最靠近由所述有机层的所述开口暴露的所述焊盘电极的远端,以及
在所述有机层的所述开口内,所述连接导电层包括:
第一部分,在所述有机层的所述突出部处与所述连接端子接触,以及
第二部分,在由所述有机层的所述开口暴露的所述焊盘电极处并且接触所述连接端子的所述远端。
4.根据权利要求1所述的显示设备,还包括在所述驱动构件和所述有机层之间的绝缘粘合构件。
5.根据权利要求1所述的显示设备,其中,所述焊盘电极朝向所述连接端子按顺序包括:
第一导电层;以及
第二导电层,与所述第一导电层接触。
6.根据权利要求5所述的显示设备,其中,
所述第二导电层由所述有机层的所述开口暴露于所述有机层的外部,以及
所述连接导电层在所述有机层的所述开口处接触所述第二导电层。
7.显示设备,包括:
驱动构件,提供电信号并且包括传输所述电信号的连接端子;
焊盘电极,从所述驱动构件接收所述电信号并且电连接到所述驱动构件的所述连接端子;
第一有机层,在所述焊盘电极上,所述第一有机层限定所述第一有机层的第一开口,所述第一有机层的所述第一开口将所述焊盘电极暴露于所述第一有机层的外部;
第二有机层,在所述第一有机层上,所述第二有机层包括:
限定所述第二有机层的第二开口的侧表面,所述第二有机层的所述第二开口将所述第一有机层的与所述第一开口相邻的部分暴露于所述第二有机层的外部,以及
在所述第二开口内从所述侧表面突出的突出部;以及
连接导电层,在所述第二有机层的所述第二开口内将所述焊盘电极电连接到所述连接端子,
其中,所述连接导电层覆盖所述第二有机层的所述侧表面、所述第二有机层的所述突出部和由所述第一有机层的所述第一开口暴露的所述焊盘电极中的每个。
8.根据权利要求7所述的显示设备,其中,
所述连接端子包括最靠近由所述第一有机层的所述第一开口暴露的所述焊盘电极的远端,以及
在所述第二有机层的所述第二开口内,所述连接导电层包括:
第一部分,在所述第二有机层的所述突出部处与所述连接端子接触,以及
第二部分,在由所述第一有机层的所述第一开口暴露的所述焊盘电极处并且与所述连接端子的所述远端间隔开。
9.根据权利要求7所述的显示设备,其中,
所述连接端子包括最靠近由所述第一有机层的所述第一开口暴露的所述焊盘电极的远端,以及
在所述第二有机层的所述第二开口内,所述连接导电层包括:
第一部分,在所述第二有机层的所述突出部处与所述连接端子接触,以及
第二部分,在由所述第一有机层的所述第一开口暴露的所述焊盘电极处并且接触所述连接端子的所述远端。
10.提供显示设备的方法,所述方法包括:
提供驱动构件,所述驱动构件提供电信号并且包括传输所述电信号的连接端子;
提供从所述驱动构件接收所述电信号并且电连接到所述驱动构件的所述连接端子的焊盘电极;
在所述焊盘电极上提供有机层,所述有机层包括:
限定所述有机层的开口的侧表面,所述有机层的所述开口将所述焊盘电极暴露于所述有机层的外部,以及
在所述开口内从所述侧表面突出的突出部;
在所述有机层的所述开口内提供连接导电层,所述连接导电层覆盖所述有机层的所述侧表面、所述有机层的所述突出部和由所述有机层的所述开口暴露的所述焊盘电极中的每个;以及
通过所述连接导电层在所述焊盘电极和所述连接端子之间提供电连接。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020210072175A KR20220164112A (ko) | 2021-06-03 | 2021-06-03 | 표시 장치 및 표시 장치의 제조 방법 |
KR10-2021-0072175 | 2021-06-03 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115440765A true CN115440765A (zh) | 2022-12-06 |
Family
ID=82756987
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210332658.7A Pending CN115440765A (zh) | 2021-06-03 | 2022-03-30 | 显示设备及提供显示设备的方法 |
CN202220735839.XU Active CN217214724U (zh) | 2021-06-03 | 2022-03-30 | 显示设备 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202220735839.XU Active CN217214724U (zh) | 2021-06-03 | 2022-03-30 | 显示设备 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11950467B2 (zh) |
KR (1) | KR20220164112A (zh) |
CN (2) | CN115440765A (zh) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7678426B2 (en) | 2003-08-21 | 2010-03-16 | 3M Innovative Properties Company | Perfluoropolyether amide-linked phosphonates, phosphates, and derivatives thereof |
KR101034181B1 (ko) | 2003-08-21 | 2011-05-12 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판 제조방법 |
US8329830B2 (en) | 2009-06-30 | 2012-12-11 | 3M Innovative Properties Company | Surface treatment process and treated article |
KR20110067970A (ko) * | 2009-12-15 | 2011-06-22 | 삼성전자주식회사 | 표시 기판 및 이의 제조 방법 |
US9583420B2 (en) | 2015-01-23 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufactures |
-
2021
- 2021-06-03 KR KR1020210072175A patent/KR20220164112A/ko active Search and Examination
-
2022
- 2022-02-25 US US17/680,526 patent/US11950467B2/en active Active
- 2022-03-30 CN CN202210332658.7A patent/CN115440765A/zh active Pending
- 2022-03-30 CN CN202220735839.XU patent/CN217214724U/zh active Active
Also Published As
Publication number | Publication date |
---|---|
US11950467B2 (en) | 2024-04-02 |
US20220392989A1 (en) | 2022-12-08 |
CN217214724U (zh) | 2022-08-16 |
KR20220164112A (ko) | 2022-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109950226B (zh) | 一种电路基板及其制作方法、显示基板、拼接显示装置 | |
CN108305889B (zh) | 触摸式有机发光显示装置 | |
CN101231435B (zh) | 薄膜晶体管阵列面板 | |
EP3557629B1 (en) | Display apparatus with electrical connection structure with via hole | |
CN102569341B (zh) | 有机发光二极管显示器 | |
KR101701021B1 (ko) | 표시 장치 및 그의 제조 방법 | |
CN109950297B (zh) | 一种有机发光显示面板及装置 | |
CN112687190B (zh) | 显示面板、显示装置及显示面板的制备方法 | |
WO2021143846A1 (zh) | 阵列基板、显示面板及显示装置 | |
CN111026294B (zh) | 一种显示面板及显示装置 | |
CN114188381A (zh) | 显示面板及显示装置 | |
KR20120066350A (ko) | 유기 발광 표시 장치 | |
US20170295648A1 (en) | Electronic device | |
US8773859B2 (en) | Driver package | |
JP2009054833A (ja) | 電子デバイスとその製造方法、電気光学装置および電子機器 | |
CN112436050B (zh) | 显示面板及显示装置 | |
US20210159303A1 (en) | Display panel, manufacturing method thereof, and display device | |
CN217214724U (zh) | 显示设备 | |
CN109032424B (zh) | 一种触控面板、制备方法及触控显示装置 | |
CN114185190B (zh) | 阵列基板、显示面板及显示装置 | |
CN114388597A (zh) | 显示面板及显示终端 | |
KR102513388B1 (ko) | 협 베젤 구조를 갖는 평판 표시 장치 | |
CN111341744B (zh) | 一种阵列基板及其制作方法、显示装置 | |
CN111324237A (zh) | 电子装置及其制作方法 | |
US20240072102A1 (en) | Array substrate, display panel and display device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication |