CN115425036A - Cis器件的制备方法 - Google Patents
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Abstract
本发明提供一种CIS器件的制备方法，包括：提供一其上形成有第一外延层和衬垫氧化层的衬底；形成阵列式排布的深沟槽；执行高温烘烤工艺；形成覆盖所述深沟槽的底壁和侧壁的第二外延层；执行高温烘烤工艺；形成填充所述深沟槽内的剩余空间的第三外延层；形成用于封口的第四外延层。本申请通过首先对深沟槽进行一次高温烘烤，然后在深沟槽的底壁和侧壁形成第二外延层，接着再进行一次高温烘烤，接着形成第三外延层来填充深沟槽，最后形成第四外延层来封口，通过本申请提供的CIS器件的制备方法可以在保证快速完成外延填充的同时提高深沟槽中填充的外延层的晶体质量，避免了深沟槽外延填充工艺中填充的外延层产生空洞、错位等缺陷的情况。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种CIS器件的制备方法。
背景技术
在大规模集成电路制造中，外延工艺技术因其质量好，掺杂浓度易控制，已得到越来越广泛的应用。
但是目前在CIS器件的的光电二极管的制备工艺中，在高深宽比的沟槽(trench)和孔洞(hole)外延填充工艺中，极易发生缺陷问题，如void(空洞)，dislocate(晶格位错)，这大大影响了器件电性参数。
CIS器件产品Super cap外延特殊工艺需要在特殊结构的PB(pixel block，像素区)深沟槽里填充质量良好外延层，所以目前亟需一种新的CIS器件的制备方法来解决上述问题。
发明内容
本申请提供了一种CIS器件的制备方法，可以解决深沟槽外延填充工艺中填充的外延层产生空洞、晶格位错等缺陷的问题。
一方面，本申请实施例提供了一种CIS器件的制备方法，包括：
提供一衬底，所述衬底上由下往上依次形成有第一外延层和衬垫氧化层；
刻蚀所述衬垫氧化层和所述第一外延层以在所述第一外延层中形成阵列式排布的深沟槽；
对形成所述深沟槽之后的半导体结构执行高温烘烤工艺；
形成第二外延层，所述第二外延层覆盖所述深沟槽的底壁和侧壁；
对形成所述第二外延层之后的半导体结构执行高温烘烤工艺；
形成第三外延层，所述第三外延层覆盖所述第二外延层并且填充所述深沟槽内的剩余空间；
形成第四外延层以对所述深沟槽中的所述第二外延层和所述第三外延层进行封口，所述第四外延层覆盖所述第三外延层和部分所述衬垫氧化层；
其中，所述第一外延层的导电类型与所述第二外延层的导电类型不同；所述第二外延层的导电类型、所述第三外延层的导电类型和所述第四外延层的导电类型相同。
可选的，在所述CIS器件的制备方法中，对形成所述深沟槽之后的半导体结构执行高温烘烤工艺的过程中，烘烤温度为900℃～1100℃；烘烤时间为15s～120s。
可选的，在所述CIS器件的制备方法中，采用选择性外延生长工艺形成所述第二外延层。
可选的，在所述CIS器件的制备方法中，所述第二外延层的厚度小于所述深沟槽在宽度上的尺寸的二分之一。
可选的，在所述CIS器件的制备方法中，采用低压化学气相沉积工艺形成所述第三外延层，其中工艺参数包括：压力为8torr～20torr；温度为800℃～1000℃；通入的气体包括：DCS和HCl，其中DCS的流量为300sccm～1100sccm。
可选的，在所述CIS器件的制备方法中，采用选择性外延生长工艺形成所述第四外延层，其中工艺参数包括：压力为8torr～20torr；温度为800℃～1000℃；通入的气体包括：DCS和HCl；所述第四外延层的沉积速率为
可选的，在所述CIS器件的制备方法中，所述深沟槽的深度为4μm～5μm；所述深沟槽在宽度上的尺寸为0.3μm～0.5μm。
可选的，在所述CIS器件的制备方法中，相邻的两个所述深沟槽之间的所述第一外延层在宽度上的尺寸为0.3μm～0.4μm。
可选的，在所述CIS器件的制备方法中，在形成第四外延层以对所述深沟槽中的所述第二外延层和所述第三外延层进行封口之后，所述CIS器件的制备方法还包括：
执行CMP工艺以去除高出所述衬垫氧化层的所述第四外延层。
本申请技术方案，至少包括如下优点：
本申请通过在形成所述深沟槽之后、在形成第二外延层之前先进行一次高温烘烤，然后在所述深沟槽的底壁和侧壁形成第二外延层，接着再进行一次高温烘烤，接着形成第三外延层来填充深沟槽，最后形成第四外延层来封口，通过本申请提供的CIS器件的制备方法可以在保证快速完成深沟槽外延填充的同时提高所述深沟槽中填充的外延层的晶体质量，避免了深沟槽外延填充工艺中填充的外延层产生空洞、错位等缺陷的情况。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例的CIS器件的制备方法的流程图；
图2-图6是本发明实施例的制备CIS器件的各工艺步骤中的半导体结构示意图；
其中，附图标记说明如下：
11-衬底，12-第一外延层，13-深沟槽，14-第二外延层，15-第三外延层，16-第四外延层，20-衬垫氧化层。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
一方面，本申请实施例提供了一种CIS器件的制备方法，参考图1，图1是本发明实施例的CIS器件的制备方法的流程图，所述CIS器件的制备方法包括：
步骤S10：提供一衬底，所述衬底上由下往上依次形成有第一外延层和衬垫氧化层；
步骤S20：刻蚀所述衬垫氧化层和所述第一外延层以在所述第一外延层中形成阵列式排布的深沟槽；
步骤S30：对形成所述深沟槽之后的半导体结构执行高温烘烤工艺；
步骤S40：形成第二外延层，所述第二外延层覆盖所述深沟槽的底壁和侧壁；
步骤S50：对形成所述第二外延层之后的半导体结构执行高温烘烤工艺；
步骤S60：形成第三外延层，所述第三外延层覆盖所述第二外延层并且填充所述深沟槽内的剩余空间；
步骤S70：形成第四外延层以对所述深沟槽中的所述第二外延层和所述第三外延层进行封口，所述第四外延层覆盖所述第三外延层和部分所述衬垫氧化层；
其中，所述第一外延层的导电类型与所述第二外延层的导电类型不同；所述第二外延层的导电类型、所述第三外延层的导电类型和所述第四外延层的导电类型相同。
具体的，参考图2-图6，图2-图6是本发明实施例的制备CIS器件的各工艺步骤中的半导体结构示意图。
首先，如图2所示，提供一衬底11，所述衬底11上由下往上依次形成有第一外延层12和衬垫氧化层20。具体的，所述衬底11可以是单晶硅、多晶硅、非晶硅中的一种。进一步的，所述第一外延层12的导电类型和电阻率取决于掺杂，掺杂剂将同时或间歇地进入所述第一外延层12中，当所述第一外延层11为硅外延时，可以使用硼烷(B2H6)做P型掺杂；或者可以使用磷烷(PH3)或砷烷(AsH3)做N型掺杂。本实施例中，所述第一外延层12的厚度大于5μm。所述衬垫氧化层20的厚度可以为
然后，如图3所示，刻蚀所述衬垫氧化层20和所述第一外延层12以在所述第一外延层12中形成阵列式排布的深沟槽13。具体的，所述深沟槽13的深度可以为4μm～5μm，例如4.5μm；所述深沟槽13在宽度上的尺寸可以为0.3μm～0.5μm，例如0.4μm；相邻的两个所述深沟槽之间的所述第一外延层在宽度上的尺寸为0.3μm～0.4μm，例如0.35μm。本实施例中可以采用干法刻蚀工艺或者湿法刻蚀工艺刻蚀所述衬垫氧化层20和所述第一外延层12以得到所述深沟槽13。
接着，对形成所述深沟槽13之后的半导体结构(图3所示的半导体结构)执行高温烘烤工艺。在形成所述深沟槽13之后，所述深沟槽13的侧壁和底壁上随着时间推迟会形成一自然氧化层，若该自然氧化层不去除，可能后续会影响CIS器件的电性能，存在导致器件失效的风险。本申请通过对形成所述深沟槽13之后的半导体结构执行高温烘烤工艺，可以有效去除所述深沟槽13表面形成的自然氧化层，同时可以修复所述深沟槽13的形貌，便于后续的外延填充。
较佳的，对形成所述深沟槽13之后的半导体结构执行高温烘烤工艺的过程中，烘烤温度可以为900℃～1100℃，例如950℃；烘烤时间可以为15s～120s，例如60s。
进一步的，如图4所示，形成第二外延层14，所述第二外延层14覆盖所述深沟槽13的底壁和侧壁。具体的，在本实施例中，采用选择性外延生长工艺形成所述第二外延层14。所述第二外延层14的厚度小于所述深沟槽13在宽度上的尺寸的二分之一。
接着，对形成所述第二外延层14之后的半导体结构(图4所示的结构)执行高温烘烤工艺。具体的，本申请对形成所述第二外延层14之后的半导体结构执行高温烘烤工艺，可以修复所述第二外延层14的形貌(profile)以及进一步修复所述深沟槽13的形貌(profile)。
进一步的，如图5所示，形成第三外延层15，所述第三外延层15覆盖所述第二外延层14并且填充所述深沟槽13内的剩余空间。具体的，本实施例可以采用低压化学气相沉积工艺形成所述第三外延层15，其中工艺参数包括：压力可以为8torr～20torr，例如10torr；温度可以为800℃～1000℃，例如900℃；通入的气体包括但不限于：DCS(二氯二氢硅，SiH2Cl2)和HCl(氯化氢)，其中DCS的流量可以为300sccm～1100sccm，例如600sccm。
最后，如图6所示，形成第四外延层16以对所述深沟槽13中的所述第二外延层14和所述第三外延层15进行封口，所述第四外延层16覆盖所述第三外延层15和部分所述衬垫氧化层20。具体的，采用选择性外延生长工艺形成所述第四外延层16，其中工艺参数包括：压力可以为8torr～20torr，例如10torr；温度为800℃～1000℃，例如900℃，950℃；通入的气体包括但不限于：DCS和HCl。本实施例中，采用高沉积速率形成所述第四外延层16，较佳的，所述第四外延层16的沉积速率为
例如
本实施例中，填充所述第三外延层15之后，由于所述第三外延层15与所述第二外延层14融合时方向较多，可能会产生少量缺陷，会通过热thermal在深沟槽中心向上延伸，如果延伸过长会对后续工艺造成影响，所述本申请进一步采用高沉积速率形成所述第四外延层16来进行深沟槽外延的封口，可以有效将深沟槽中心向上延伸的缺陷截断，使缺陷不再向上延伸，提高了深沟槽外延的晶体质量。值得注意的是，不同的CIS器件结构可以通过调整所述第三外延层15的封口时间以及沉积速率来满足不同器件需求。在本实施例中，所述第二外延层14、所述第三外延层15和所述第四外延层16这三者的导电类型相同，所述第二外延层14、所述第三外延层15和所述第四外延层16共同构成了CIS器件像素区的深沟槽外延。
在本实施例中，所述第一外延层12的导电类型与所述第二外延层14的导电类型不同。若所述第一外延层12的导电类型为P型，则所述第二外延层14的导电类型就为N型；若所述第一外延层12的导电类型为N型，则所述第二外延层14的导电类型就为P型。
进一步的，在形成第四外延层16以对所述深沟槽13中的所述第二外延层14和所述第三外延层15进行封口之后，所述CIS器件的制备方法还可以包括：
执行CMP工艺以去除高出所述衬垫氧化层20的所述第四外延层16。
综上所述，本发明提供一种CIS器件的制备方法，包括：提供一其上形成有第一外延层12和衬垫氧化层20的衬底11；形成阵列式排布的深沟槽13；执行高温烘烤工艺；形成覆盖所述深沟槽13的底壁和侧壁的第二外延层14；执行高温烘烤工艺；形成填充所述深沟槽13内的剩余空间的第三外延层15；形成用于封口的第四外延层16。本申请通过在形成所述深沟槽13之后、在形成第二外延层14之前先进行一次高温烘烤，然后在所述深沟槽13的底壁和侧壁形成第二外延层14，接着再进行一次高温烘烤，接着形成第三外延层15来填充深沟槽，最后形成第四外延层16来封口，通过本申请提供的CIS器件的制备方法可以在保证快速完成深沟槽13外延填充的同时提高所述深沟槽13中填充的外延层的晶体质量，避免了PB深沟槽外延填充工艺中填充的外延层产生空洞、错位等缺陷的情况。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (9)
1.一种CIS器件的制备方法，其特征在于，包括：
提供一衬底，所述衬底上由下往上依次形成有第一外延层和衬垫氧化层；
刻蚀所述衬垫氧化层和所述第一外延层以在所述第一外延层中形成阵列式排布的深沟槽；
对形成所述深沟槽之后的半导体结构执行高温烘烤工艺；
形成第二外延层，所述第二外延层覆盖所述深沟槽的底壁和侧壁；
对形成所述第二外延层之后的半导体结构执行高温烘烤工艺；
形成第三外延层，所述第三外延层覆盖所述第二外延层并且填充所述深沟槽内的剩余空间；
形成第四外延层以对所述深沟槽中的所述第二外延层和所述第三外延层进行封口，所述第四外延层覆盖所述第三外延层和部分所述衬垫氧化层；
其中，所述第一外延层的导电类型与所述第二外延层的导电类型不同；所述第二外延层的导电类型、所述第三外延层的导电类型和所述第四外延层的导电类型相同。
2.根据权利要求1所述的CIS器件的制备方法，其特征在于，对形成所述深沟槽之后的半导体结构执行高温烘烤工艺的过程中，烘烤温度为900℃～1100℃；烘烤时间为15s～120s。
3.根据权利要求1所述的CIS器件的制备方法，其特征在于，采用选择性外延生长工艺形成所述第二外延层。
4.根据权利要求1所述的CIS器件的制备方法，其特征在于，所述第二外延层的厚度小于所述深沟槽在宽度上的尺寸的二分之一。
5.根据权利要求1所述的CIS器件的制备方法，其特征在于，采用低压化学气相沉积工艺形成所述第三外延层，其中工艺参数包括：压力为8torr～20torr；温度为800℃～1000℃；通入的气体包括：DCS和HCl，其中DCS的流量为300sccm～1100sccm。
6.根据权利要求1所述的CIS器件的制备方法，其特征在于，采用选择性外延生长工艺形成所述第四外延层，其中工艺参数包括：压力为8torr～20torr；温度为800℃～1000℃；通入的气体包括：DCS和HCl；所述第四外延层的沉积速率为
7.根据权利要求1所述的CIS器件的制备方法，其特征在于，所述深沟槽的深度为4μm～5μm；所述深沟槽在宽度上的尺寸为0.3μm～0.5μm。
8.根据权利要求1所述的CIS器件的制备方法，其特征在于，相邻的两个所述深沟槽之间的所述第一外延层在宽度上的尺寸为0.3μm～0.4μm。
9.根据权利要求1所述的CIS器件的制备方法，其特征在于，在形成第四外延层以对所述深沟槽中的所述第二外延层和所述第三外延层进行封口之后，所述CIS器件的制备方法还包括：
执行CMP工艺以去除高出所述衬垫氧化层的所述第四外延层。
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| CN117423714A (zh) * | 2023-12-18 | 2024-01-19 | 合肥晶合集成电路股份有限公司 | 半导体结构的制备方法及半导体结构 |
| CN117423714B (zh) * | 2023-12-18 | 2024-04-05 | 合肥晶合集成电路股份有限公司 | 半导体结构的制备方法及半导体结构 |
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