CN115413116A - 半导体封装结构及半导体封装方法 - Google Patents

半导体封装结构及半导体封装方法 Download PDF

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CN115413116A CN202211192579.7A CN202211192579A CN115413116A CN 115413116 A CN115413116 A CN 115413116A CN 202211192579 A CN202211192579 A CN 202211192579A CN 115413116 A CN115413116 A CN 115413116A
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魏记明
汤霁嬨
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Abstract

本发明公开了一种半导体封装结构及半导体封装方法，该封装结构包括PCB与塑封层。所述PCB包括本体、铜层、阻焊层以及金属层，所述本体的表面形成有所述铜层，所述铜层的表面形成有所述阻焊层以及所述金属层，所述阻焊层与所述金属层均与所述铜层相接触且所述阻焊层不覆盖所述金属层设置；所述塑封层形成于所述PCB一侧表面，且完全覆盖所述阻焊层和所述金属层。本发明的半导体封装结构，能够解決高温高湿条件下，塑封体与金属层分层以及阻焊层与金属层分层的问题。

Description

半导体封装结构及半导体封装方法
技术领域
本发明是关于半导体封装技术领域，特别是关于一种半导体封装结构及半导体封装方法。
背景技术
现有技术中的封装PCB，如图1所示，该封装PCB的表面主要包含铜层1、阻焊层2以及镀金层3，且阻焊层2部分覆盖了镀金层3设置。但众所周知，阻焊层与镀金层之间的结合强度不大，因此此封装PCB，因其阻焊层2与镀金层3之间存在结合，在高温高湿条件下，会造成封装体出现阻焊层与镀金层的分层问题。其次，在对封装PCB进行塑封后，由于该结构中，镀金层3的面积相对较大，导致塑封层4与镀金层3之间的接触面积较大。然而，塑封体与镀金层之间的结合强度同样不大，因此此封装PCB的塑封，在高温高湿条件下，会造成封装体出现塑封层与镀金层的分层问题。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种半导体封装结构及半导体封装方法，其能够解決高温高湿条件下，塑封体与金属层分层以及阻焊层与金属层分层的问题。
为实现上述目的，本发明的实施例提供了一种半导体封装结构，包括PCB与塑封层。所述PCB包括本体、铜层、阻焊层以及金属层，所述本体的表面形成有所述铜层，所述铜层的表面形成有所述阻焊层以及所述金属层，所述阻焊层与所述金属层均与所述铜层相接触且所述阻焊层不覆盖所述金属层设置；所述塑封层形成于所述PCB一侧表面，且完全覆盖所述阻焊层和所述金属层。
在本发明的一个或多个实施方式中，所述塑封层与所述阻焊层的接触面积大于所述塑封层与所述金属层的接触面积。
在本发明的一个或多个实施方式中，所述阻焊层与所述铜层的接触面积大于所述金属层与所述铜层的接触面积。
在本发明的一个或多个实施方式中，所述铜层的表面形成有复数个阻焊区以及复数个镀金区，复数个所述阻焊区内形成有与所述铜层相接触的阻焊层，复数个所述镀金区内形成有与所述铜层相接触的金属层，且每个所述阻焊区内的阻焊层均不覆盖与其相邻的所述镀金区内的金属层。
在本发明的一个或多个实施方式中，每个所述金属层的面积均小于或等于7500μm2。
在本发明的一个或多个实施方式中，每个所述金属层均呈方体结构设置，每个所述金属层的长度均小于或等于50μm，且宽度均小于或等于150μm。
在本发明的一个或多个实施方式中，复数个所述镀金区内的金属层包括具有面积大于第一面积的第一金属层，以及具有面积小于或等于第一面积的第二金属层，所述第一金属层包括若干金属层单元，每个所述金属层单元的面积均小于或等于所述第一面积。
在本发明的一个或多个实施方式中，相邻所述金属层单元之间间隔设置且暴露出所述铜层，相邻所述金属层单元之间填充有所述阻焊层。
在本发明的一个或多个实施方式中，所述第一面积为7500μm2。
在本发明的一个或多个实施方式中，所述阻焊层的厚度大于所述金属层的厚度。
本发明还提供了一种半导体封装方法，包括：提供PCB本体，于所述本体表面形成铜层；于所述本体一侧的铜层表面形成覆盖所述铜层的阻焊层以及金属层，所述阻焊层不覆盖所述金属层设置；于所述阻焊层以及金属层表面形成覆盖所述阻焊层以及金属层设置的塑封层。
在本发明的一个或多个实施方式中，所述的于所述本体一侧的铜层表面形成覆盖所述铜层的阻焊层以及金属层，包括：于所述本体一侧的铜层表面形成所述阻焊层，所述阻焊层完全覆盖该表面设置；对所述阻焊层进行刻蚀形成若干镀金区，所述镀金区暴露出所述铜层；于所述镀金区内形成所述金属层。
在本发明的一个或多个实施方式中，每个所述镀金区的面积均小于或等于7200μm2；所述金属层的厚度小于所述阻焊层的厚度。
与现有技术相比，本发明实施方式的半导体封装结构，通过阻焊层不覆盖金属层的设置，避开阻焊层与金属层的结合，使阻焊层与铜层结合更牢固，解决了高温高湿条件下，阻焊层与金属层分层的问题。
本发明实施方式的半导体封装结构，改变了原先封装PCB结构中金属层的面积大小，通过阻焊层将PCB封装中的大面积金属层分割成小面积金属层，减少整体半导体封装PCB过多金属层与塑封体的结合，避免了高温高湿可靠性条件下，塑封体与金属层的分层问题，提升了整个半导体封装件的品质，同时金属层(镀金区域)的减少也降低了封装成本。
本发明实施方式的半导体封装结构，不改变现有封装PCB内的走线以及电性，仍能维持封装体的高可靠性品质。
本发明实施方式的半导体封装结构，适用于多种不同的PCB类高可靠性要求产品，如Micro SIM、Nano SIM，BGA，EMMC等。
附图说明
图1是现有技术中的PCB封装结构示意图。
图2是本发明一实施方式的半导体封装结构的示意图。
图3是本发明一实施方式的半导体封装方法的流程示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
现有技术中，封装PCB结构的塑封体与金层(金属层)之间的接触面积过大，同时，阻焊层与金层(金属层)也存在接触面积，导致在高温高湿条件下，塑封体与金属层之间，以及阻焊层与金属层之间存在分层问题。
为了解决上述问题，本发明基于阻焊层与铜层的结合强度要大于与金层(金属层)的结合强度，塑封体与阻焊层的结合强度要大于与金层(金属层)的结合强度，提供了一种半导体封装结构，该结构避开了阻焊层与金层(金属层)结合，使得阻焊层能更多的与铜层结合，同时减少了大面积的金层(金属层)数量，减小塑封体与金层(金属层)的接触面积，解决了高温高湿条件下，塑封体与金层(金属层)以及阻焊层与金层(金属层)的分层问题。
如图2所示，本发明一实施方式提供了一种半导体封装结构，包括PCB10与塑封层20。PCB10包括本体11、铜层12、阻焊层131以及金属层132。本体11的表面形成有铜层12，铜层12的表面形成有阻焊层131以及金属层132，其中，阻焊层131与金属层132均与铜层10相接触且阻焊层131不覆盖金属层132设置。塑封层20形成于PCB10的一侧表面，且完全覆盖阻焊层131和金属层132设置。
PCB本体11内形成有预制线路。铜层12覆盖于PCB本体11的两侧表面，且与预制线路之间电性连接。在本实施例中，PCB本体11与其表面的铜层12均可以采用现有技术制备，本申请不做详细阐述。
阻焊层131覆盖于铜层12表面的相应区域上。阻焊层131的主要目的是区分焊接组装区与非焊接区，另外也可以防止铜层12氧化且达到美观的要求。阻焊层131的形成可以是将整片PCB全部印上阻焊漆，接着进烘烤箱做预烘烤，然后使用底片(Film)做接触式的曝光动作，将底片上的影像转移到阻焊漆上面，用UV将没有被光遮罩住的地方提供烘干让阻焊漆真正附着于铜层12表面，最后在进化学槽清洗掉光罩的区域，露出可以焊接的铜层12表面。
金属层132同样形成于铜层12表面，且与阻焊层131一起完全覆盖铜层12。阻焊层131的厚度大于金属层132的厚度，且其仅侧面与金属层132的侧面相贴合，阻焊层131不覆盖金属层132的上表面设置。金属层132与铜层12的接触面积远小于阻焊层131与铜层12的接触面积。
在本实施方式中，铜层12的表面形成有复数个阻焊区以及复数个镀金区，复数个阻焊区内形成有与铜层12相接触的阻焊层131，复数个镀金区内形成有与铜层12相接触的金属层132，且每个阻焊区内的阻焊层131均不覆盖与其相邻的镀金区内的金属层132。优选的，每个金属层132的面积均小于或等于7500μm2。
在上述实施方式的具体实施例中，每个金属层132均呈方体结构设置，每个金属层132的长度均小于或等于50μm，且宽度均小于或等于150μm。
在其他实施方式中，复数个镀金区内的金属层132包括具有面积大于第一面积的第一金属层1321，以及具有面积小于或等于第一面积的第二金属层1322，第一金属层1321包括若干金属层单元13211，每个金属层单元13211的面积均小于或等于第一面积。相邻金属层单元13211之间间隔设置且暴露出铜层12，相邻金属层单元13211之间填充有阻焊层131。其中金属层132优选为金层，第一面积为7500μm2。
塑封层20形成于PCB10的一侧表面。塑封层20与阻焊层131的接触面积大于塑封层20与金属层132的接触面积。
如图3所示，本发明提供了一种半导体封装方法，包括提供PCB本体s1，于本体表面形成铜层s2；于本体一侧的铜层表面形成阻焊层s3，其中，阻焊层完全覆盖该表面设置；对阻焊层进行刻蚀形成若干暴露出铜层的镀金区s4，其中，每个镀金区的面积均小于或等于7200μm2；于镀金区内形成金属层s5，其中，金属层的厚度小于阻焊层的厚度，且金属层在垂直于本体方向的投影与阻焊层在垂直于本体方向的投影不重叠；于阻焊层以及金属层表面形成覆盖阻焊层以及金属层设置的塑封层s6。
与现有技术相比，本发明实施方式的半导体封装结构，通过阻焊层不覆盖金属层的设置，避开阻焊层与金属层的结合，使阻焊层与铜层结合更牢固，解决了高温高湿条件下，阻焊层与金属层分层的问题。
本发明实施方式的半导体封装结构，改变了原先封装PCB结构中金属层的面积大小，通过阻焊层将PCB封装中的大面积金属层分割成小面积金属层，减少整体半导体封装PCB过多金属层与塑封体的结合，避免了高温高湿可靠性条件下，塑封体与金属层的分层问题，提升了整个半导体封装件的品质，同时金属层(镀金区域)的减少也降低了封装成本。
本发明实施方式的半导体封装结构，不改变现有封装PCB内的走线以及电性，仍能维持封装体的高可靠性品质。
本发明实施方式的半导体封装结构，适用于多种不同的PCB类高可靠性要求产品，如Micro SIM、Nano SIM，BGA，EMMC等。
本发明的各方面、实施例、特征及实例应视为在所有方面为说明性的且不打算限制本发明，本发明的范围仅由权利要求书界定。在不背离所主张的本发明的精神及范围的情况下，所属领域的技术人员将明了其它实施例、修改及使用。
在本申请案中标题及章节的使用不意味着限制本发明；每一章节可应用于本发明的任何方面、实施例或特征。
在本申请案通篇中，在将组合物描述为具有、包含或包括特定组份之处或者在将过程描述为具有、包含或包括特定过程步骤之处，预期本发明教示的组合物也基本上由所叙述组份组成或由所叙述组份组成，且本发明教示的过程也基本上由所叙述过程步骤组成或由所叙述过程步骤组组成。
在本申请案中，在将元件或组件称为包含于及/或选自所叙述元件或组件列表之处，应理解，所述元件或组件可为所叙述元件或组件中的任一者且可选自由所叙述元件或组件中的两者或两者以上组成的群组。此外，应理解，在不背离本发明教示的精神及范围的情况下，本文中所描述的组合物、设备或方法的元件及/或特征可以各种方式组合而无论本文中是明确说明还是隐含说明。
除非另外具体陈述，否则术语“包含”、“具有”的使用通常应理解为开放式的且不具限制性。
除非另外具体陈述，否则本文中单数的使用包含复数(且反之亦然)。此外，除非上下文另外清楚地规定，否则单数形式“一”及“所述”包含复数形式。另外，在术语“约”的使用在量值之前之处，除非另外具体陈述，否则本发明教示还包括特定量值本身。
应理解，各步骤的次序或执行特定动作的次序并非十分重要，只要本发明教示保持可操作即可。此外，可同时进行两个或两个以上步骤或动作。
应理解，本发明的各图及说明已经简化以说明与对本发明的清楚理解有关的元件，而出于清晰性目的消除其它元件。然而，所属领域的技术人员将认识到，这些及其它元件可为合意的。然而，由于此类元件为此项技术中众所周知的，且由于其不促进对本发明的更好理解，因此本文中不提供对此类元件的论述。应了解，各图是出于图解说明性目的而呈现且不作为构造图式。所省略细节及修改或替代实施例在所属领域的技术人员的范围内。
可了解，在本发明的特定方面中，可由多个组件替换单个组件且可由单个组件替换多个组件以提供一元件或结构或者执行一或若干给定功能。除了在此替代将不操作以实践本发明的特定实施例之处以外，将此替代视为在本发明的范围内。
尽管已参考说明性实施例描述了本发明，但所属领域的技术人员将理解，在不背离本发明的精神及范围的情况下可做出各种其它改变、省略及/或添加且可用实质等效物替代所述实施例的元件。另外，可在不背离本发明的范围的情况下做出许多修改以使特定情形或材料适应本发明的教示。因此，本文并不打算将本发明限制于用于执行本发明的所揭示特定实施例，而是打算使本发明将包含归属于所附权利要求书的范围内的所有实施例。此外，除非具体陈述，否则术语第一、第二等的任何使用不表示任何次序或重要性，而是使用术语第一、第二等来区分一个元素与另一元素。

Claims (13)

1.一种半导体封装结构，其特征在于，包括：
PCB，所述PCB包括本体、铜层、阻焊层以及金属层，所述本体的表面形成有所述铜层，所述铜层的表面形成有所述阻焊层以及所述金属层，所述阻焊层与所述金属层均与所述铜层相接触且所述阻焊层不覆盖所述金属层设置；
塑封层，形成于所述PCB一侧表面，且完全覆盖所述阻焊层和所述金属层。
2.如权利要求1所述的半导体封装结构，其特征在于，所述塑封层与所述阻焊层的接触面积大于所述塑封层与所述金属层的接触面积。
3.如权利要求1所述的半导体封装结构，其特征在于，所述阻焊层与所述铜层的接触面积大于所述金属层与所述铜层的接触面积。
4.如权利要求1所述的半导体封装结构，其特征在于，所述铜层的表面形成有复数个阻焊区以及复数个镀金区，复数个所述阻焊区内形成有与所述铜层相接触的阻焊层，复数个所述镀金区内形成有与所述铜层相接触的金属层，且每个所述阻焊区内的阻焊层均不覆盖与其相邻的所述镀金区内的金属层。
5.如权利要求4所述的半导体封装结构，其特征在于，每个所述金属层的面积均小于或等于7500μm2。
6.如权利要求4所述的半导体封装结构，其特征在于，每个所述金属层均呈方体结构设置，每个所述金属层的长度均小于或等于50μm，且宽度均小于或等于150μm。
7.如权利要求4所述的半导体封装结构，其特征在于，复数个所述镀金区内的金属层包括具有面积大于第一面积的第一金属层，以及具有面积小于或等于第一面积的第二金属层，所述第一金属层包括若干金属层单元，每个所述金属层单元的面积均小于或等于所述第一面积。
8.如权利要求7所述的半导体封装结构，其特征在于，相邻所述金属层单元之间间隔设置且暴露出所述铜层，相邻所述金属层单元之间填充有所述阻焊层。
9.如权利要求7所述的半导体封装结构，其特征在于，所述第一面积为7500μm2。
10.如权利要求1所述的半导体封装结构，其特征在于，所述阻焊层的厚度大于所述金属层的厚度。
11.一种半导体封装方法，其特征在于，包括：
提供PCB本体，于所述本体表面形成铜层；
于所述本体一侧的铜层表面形成覆盖所述铜层的阻焊层以及金属层，所述阻焊层不覆盖所述金属层设置；
于所述阻焊层以及金属层表面形成覆盖所述阻焊层以及金属层设置的塑封层。
12.如权利要求11所述的半导体封装方法，其特征在于，所述的于所述本体一侧的铜层表面形成覆盖所述铜层的阻焊层以及金属层，包括：
于所述本体一侧的铜层表面形成所述阻焊层，所述阻焊层完全覆盖该表面设置；
对所述阻焊层进行刻蚀形成若干镀金区，所述镀金区暴露出所述铜层；
于所述镀金区内形成所述金属层。
13.如权利要求12所述的半导体封装方法，其特征在于，每个所述镀金区的面积均小于或等于7200μm2；所述金属层的厚度小于所述阻焊层的厚度。
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