CN115379597A - 一种基于risc-v的hplc＆hrf双模通信芯片架构 - Google Patents
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Abstract
本发明公开了一种基于RISC‑V的HPLC&HRF双模通信芯片架构，具体涉及双模通信芯片领域，包括储存控制单元、数字功能模块、模拟功能模块、嵌入式CPU和中断控制系统；所述数字功能模块包括嵌入式平头哥E906 CPU，其最高频率200MHz，双端口SRAM，1.5MB，其工作于AMBA‑AHB时钟频率、片上AHB、APB总线，其最高频率100MHz、SDRAM内存控制器（MC），其最高频率200MHz、RMII MAC（GE），其最高频率100MHz、通用加解密引擎（ACU），该一种基于RISC‑V的HPLC&HRF双模通信芯片架构构系统，基于数字功能模块、模拟功能模块、嵌入式CPU和中断控制系统，优化了现有双模通信芯片架构系统单一控制器的运行效率低，降低了整体芯片运转负担。
Description
技术领域
本发明涉及双模通信芯片技术领域，更具体地说，本发明涉及一种基于 RISC-V的HPLC&HRF双模通信芯片架构。
背景技术
RISC-V指令是指基于小型、快速、低功耗的设计，而现有芯片设计过程中的常用手段；
目前，移动终端通常包括通过系统级封装技术封装在一起的双模通信芯片，双模通信芯片中包括全球移动通信系统芯片和窄带物联网芯片。
而双模通信芯片设计过程中最大不足在于其单一控制器运转导致芯片自身负荷大。
发明内容
为了克服现有技术的上述缺陷，本发明提供一种基于RISC-V的 HPLC&HRF双模通信芯片架构，通过数字功能模块、模拟功能模块、嵌入式 CPU和中断控制系统，优化了现有双模通信芯片架构系统单一控制器的运行效率低，以解决上述背景技术中提出的问题。
技术方案
为实现上述目的，本发明提供如下技术方案：一种基于RISC-V的 HPLC&HRF双模通信芯片架构，包括储存控制单元、数字功能模块、模拟功能模块、嵌入式CPU和中断控制系统；
所述数字功能模块包括嵌入式平头哥E906 CPU，其最高频率200MHz，双端口SRAM，1.5MB，其工作于AMBA-AHB时钟频率、片上AHB、APB 总线，其最高频率100MHz、SDRAM内存控制器(MC)，其最高频率200MHz、 RMII MAC(GE)，其最高频率100MHz、通用加解密引擎(ACU)、通道 DMA、双模功能MAC及PHY、TICK功能，所述数字功能模块可提供4组timer功能，FUSE支持一次性写入唯一的CHIP ID，SPI master，系统从此端口读取FLASH并启动，系统启动后可将此端口用作通用SPI MASTER功能。
在一个优选的实施方式中，所述模拟功能模块包括RESET控制电路、PLL 电路、ADC、DAC电路和PGA自动增益调整单元。
在一个优选的实施方式中，所述中断控制系统采用UART、SPI_SLAVE、 SPI_MASTER中断方式，将输入端信息经过子模块的中断处理后送入到CPU 中。
在一个优选的实施方式中，所述中断控制系统的处理流程如下：
101、子模块发起中断，拉起对应的中断信号；
102、中断控制器接收到子模块中断信号，并将子模块中断映射到对应的 CPU中断上；
103、CPU接收到中断，并触发对应的中断处理函数，中断处理函数需要查询并清理子模块中断，然后清理GBC中中断控制器的状态，以撤销CPU 的中断。
在一个优选的实施方式中，所述芯片存储模块主要由两部分组成，MC控制SDRAM存储颗粒，提供大容量的存储，其中LRAM片内RAM提供1.5MB 的高速存储空间。
在一个优选的实施方式中，所述MC是一个通用的SDRAM内存控制器， MC提供4组AHB slave接口供不同的设备进行访问，4组AHB slave端口优先级相同，采用round robin方式进行访问，4组AHB slave接口其中两组用于 AHB总线连接，还有两组分别用于GE和PLCPHY的PDMA连接。
在一个优选的实施方式中，所述LRAM片内存储，直接连接到AMBA总线上。
在一个优选的实施方式中，所述SDMA模块主要用于在芯片内部总线上进行高效的数据搬移，以节约大量的CPU处理时间，SDMA支持在SDRAM 到SDRAM，SDRAM到LRAM，GE到RAM，ACU到RAM，PHY到RAM 及部分低速APB总线设备之间搬移数据。
本发明的技术效果和优点：
该一种基于RISC-V的HPLC&HRF双模通信芯片架构构系统，基于数字功能模块、模拟功能模块、嵌入式CPU和中断控制系统，优化了现有双模通信芯片架构系统单一控制器的运行效率低，降低了整体芯片运转负担。
附图说明
图1为本发明的实施例1结构示意图。
图2为本发明的实施例2结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整地传达给本领域的技术人员。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，技术、方法和设备应当被视为说明书的一部分。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
本申请实施例可以应用于计算机系统/服务器，其可与众多其他通用或专用计算系统环境或配置一起操作。适于与计算机系统/服务器一起使用的众所周知的计算系统、环境和/或配置的例子包括但不限于：个人计算机系统、服务器计算机系统、瘦客户机、厚客户机、手持或膝上设备、基于微处理器的系统、机顶盒、可编程消费电子产品、网络个人电脑、小型计算机系统﹑大型计算机系统和包括上述任何系统的分布式云计算技术环境，等等。
计算机系统/服务器可以在由计算机系统执行的计算机系统可执行指令 (诸如程序模块)的一般语境下描述。通常，程序模块可以包括例程、程序、目标程序、组件、逻辑、数据结构等等，它们执行特定的任务或者实现特定的抽象数据类型，计算机系统/服务器可以在分布式云计算环境中实施，分布式云计算环境中，任务是由通过通信网络链接的远程处理设备执行的。在分布式云计算环境中，程序模块可以位于包括存储设备的本地或远程计算系统存储介质上。
实施例1
本发明提供了如图1所示的一种基于RISC-V的HPLC&HRF双模通信芯片架构，包括数字功能模块、模拟功能模块、嵌入式CPU和中断控制系统；
本实施例具体需要说明的是，关于本实施例中整个芯片框架的模块不仅仅是上述模块组成，上述模块主要为本实施例区别特征，其中数字功能模块包括嵌入式平头哥E906CPU，其最高频率200MHz，双端口SRAM，1.5MB，其工作于AMBA-AHB时钟频率、片上AHB、APB总线，其最高频率100MHz、 SDRAM内存控制器(MC)，其最高频率200MHz、RMII MAC(GE)，其最高频率100MHz、通用加解密引擎(ACU)、通道DMA、双模功能MAC 及PHY、TICK功能，数字功能模块可提供4组timer功能(可用于产生PWM)， FUSE支持一次性写入唯一的CHIP ID，SPImaster，系统从此端口读取FLASH 并启动，系统启动后可将此端口用作通用SPI MASTER功能；
模拟功能模块包括RESET控制电路、PLL电路、ADC、DAC电路和PGA 自动增益调整单元；
嵌入式CPU使用平头哥E906高性能低功耗的CPU；
中断控制系统采用UART、SPI_SLAVE、SPI_MASTER中断方式，将输入端信息经过子模块的中断处理后送入到CPU中；
中断控制系统的处理流程如下：
101、子模块发起中断，拉起对应的中断信号；
102、中断控制器接收到子模块中断信号，并将子模块中断映射到对应的 CPU中断上；
103、CPU接收到中断，并触发对应的中断处理函数，中断处理函数需要查询并清理子模块中断，然后清理GBC中中断控制器的状态，以撤销CPU 的中断。
需要具体补充的是芯片外部链接25MHz晶振，芯片内部PLL将其倍频以后供片内系统使用，软件根据具体的需要可以进行不同的分频配置芯片内部功能模块时钟可单独关闭，以便降低功耗。
实施例2
一种基于RISC-V的HPLC&HRF双模通信芯片架构还包括储存控制单元，芯片存储模块主要由两部分组成，MC控制SDRAM存储颗粒，提供大容量的存储，其中LRAM片内RAM提供1.5MB的高速存储空间；
MC是一个通用的SDRAM内存控制器，MC提供4组AHB slave接口供不同的设备进行访问，4组AHB slave端口优先级相同，采用round robin方式进行访问，4组AHB slave接口其中两组用于AHB总线连接，还有两组分别用于GE和PLC PHY的PDMA连接；
LRAM片内存储，直接连接到AMBA总线上，特性如下：
一、由32个32KB大小的BANK组成；
二、提供两个通用的访问接口；
三、支持同时访问两个BANK；
四、支持BANK对访问端口的优先级控制，控制寄存器请参考表格18：总线控制寄存器。
本实施例需要具体补充的是SDMA模块主要用于在芯片内部总线上进行高效的数据搬移，以节约大量的CPU处理时间。SDMA支持在SDRAM到SDRAM，SDRAM到LRAM，GE到RAM，ACU到RAM，PHY到RAM及部分低速APB总线设备之间搬移数据；
此外SDMA支持软件和硬件两种握手模式，软件握手模式下SDMA有软件控制启动；硬件握手模式下，SDMA由软件配置地址和传输模式等信息，由硬件模块根据硬件的调度启动传输。
最后：以上仅为本发明的优选实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种基于RISC-V的HPLC&HRF双模通信芯片架构，其特征在于：包括储存控制单元、数字功能模块、模拟功能模块、嵌入式CPU和中断控制系统；
所述数字功能模块包括嵌入式平头哥E906 CPU，其最高频率200MHz，双端口SRAM，1.5MB，其工作于AMBA-AHB时钟频率、片上AHB、APB总线，其最高频率100MHz、SDRAM内存控制器（MC），其最高频率200MHz、RMII MAC（GE），其最高频率100MHz、通用加解密引擎（ACU）、通道DMA、双模功能MAC及PHY、TICK功能，所述数字功能模块可提供4组timer功能，FUSE支持一次性写入唯一的CHIP ID，SPI master，系统从此端口读取FLASH并启动，系统启动后可将此端口用作通用SPI MASTER功能。
2.根据权利要求1所述的一种基于RISC-V的HPLC&HRF双模通信芯片架构，其特征在于：所述模拟功能模块包括RESET控制电路、PLL电路、ADC、DAC电路和PGA自动增益调整单元。
3.根据权利要求1所述的一种基于RISC-V的HPLC&HRF双模通信芯片架构，其特征在于：所述中断控制系统采用UART、SPI_SLAVE、SPI_MASTER中断方式，将输入端信息经过子模块的中断处理后送入到CPU中。
4.根据权利要求1所述的一种基于RISC-V的HPLC&HRF双模通信芯片架构的方法，其特征在于：所述中断控制系统的处理流程如下：
101、子模块发起中断，拉起对应的中断信号；
102、中断控制器接收到子模块中断信号，并将子模块中断映射到对应的CPU中断上；
103、CPU接收到中断，并触发对应的中断处理函数，中断处理函数需要查询并清理子模块中断，然后清理GBC中中断控制器的状态，以撤销CPU的中断。
5.根据权利要求1所述的一种基于RISC-V的HPLC&HRF双模通信芯片架构，其特征在于：所述芯片存储模块主要由两部分组成，MC控制SDRAM存储颗粒，提供大容量的存储，其中LRAM片内RAM提供1.5MB的高速存储空间。
6.根据权利要求4所述的一种基于RISC-V的HPLC&HRF双模通信芯片架构，其特征在于：所述MC是一个通用的SDRAM内存控制器，MC提供4组AHB slave接口供不同的设备进行访问，4组AHB slave端口优先级相同，采用round robin方式进行访问，4组AHB slave接口其中两组用于AHB 总线连接，还有两组分别用于GE和PLC PHY的PDMA连接。
7.根据权利要求4所述的一种基于RISC-V的HPLC&HRF双模通信芯片架构，其特征在于：所述LRAM片内存储，直接连接到AMBA总线上。
8.根据权利要求4所述的一种基于RISC-V的HPLC&HRF双模通信芯片架构，其特征在于：所述SDMA模块主要用于在芯片内部总线上进行高效的数据搬移，以节约大量的CPU处理时间，SDMA支持在SDRAM到SDRAM，SDRAM到LRAM，GE到RAM，ACU到RAM，PHY到RAM及部分低速APB总线设备之间搬移数据。
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