CN115360174A - 半导体封装结构 - Google Patents

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CN115360174A
CN115360174A CN202210524724.0A CN202210524724A CN115360174A CN 115360174 A CN115360174 A CN 115360174A CN 202210524724 A CN202210524724 A CN 202210524724A CN 115360174 A CN115360174 A CN 115360174A
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capacitor
disposed
substrate
semiconductor chip
redistribution layer
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李宜峻
何敦逸
刘兴治
郭哲宏
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MediaTek Inc
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Abstract

本发明提供半导体封装结构，可使半导体封装结构设计时具有更大的灵活性。在一个实施例中，一种半导体封装结构可包括：具有布线结构的基础衬底；设置在该基础衬底上的重分布层；设置在该重分布层上的第一半导体芯片；和设置在该基础衬底中并电耦合到该第一半导体芯片的第一电容器，其中该第一电容器包括：具有第一顶表面和第一底表面的第一电容器衬底；设置在该第一电容器衬底中的至少一个第一电容器单元；和设置在该第一电容器衬底中的第一通孔，该第一通孔将该至少一个第一电容器单元电耦合到位于该第一电容器衬底的该第一顶表面和该第一底表面上的该基础衬底的该布线结构。

Description

半导体封装结构
技术领域
本发明涉及半导体封装技术，特别是涉及一种包括电容器的半导体封装结构。
背景技术
提供电源电压以供应电子电路运作(operate)所需的电源。在运作过程中，电源电压可能以相对较高的强度提供瞬态电流(transient current)，从而导致电子电路运作不正常。为了提供更稳定的电源，在电源电压和地之间连接去耦电容器(一个或多个)，以为瞬态电流提供旁路路径(bypass path)。也就是说，去耦电容器起到临时电荷储存器的作用。
此外，去耦电容器可以通过稳定电流流动来减少电磁干扰(electromagneticinterference，EMI)问题的影响并提高信号性能。随着半导体封装结构逐渐小型化，EMI问题急剧增加，去耦电容器的重要性也随之增加。
尽管现有的半导体封装结构大概能满足需求，它们尚不能做到在各个方面都令人满意。例如，焊盘侧电容器(Land-Side Capacitor，LSC)的凸块结构被移除。这减少了电流密度和散热路径。在半导体芯片(semiconductor die)的运作过程中会产生热量。如果热量没有被充分去除，升高的温度可能会损坏一个或多个半导体组件。因此，需要进一步改进半导体封装结构。
发明内容
本发明提供半导体封装结构，可使半导体封装结构设计时具有更大的灵活性。
在一个实施例中，一种半导体封装结构可包括：具有布线结构的基础衬底；设置在该基础衬底上的重分布层；设置在该重分布层上的第一半导体芯片；和设置在该基础衬底中并电耦合到该第一半导体芯片的第一电容器，其中该第一电容器包括：具有第一顶表面和第一底表面的第一电容器衬底；设置在该第一电容器衬底中的至少一个第一电容器单元；和设置在该第一电容器衬底中的第一通孔，该第一通孔将该至少一个第一电容器单元电耦合到位于该第一电容器衬底的该第一顶表面和该第一底表面上的该基础衬底的该布线结构。
在另一个实施例中，一种半导体封装结构可包括：具有布线结构的基础衬底；设置在该基础衬底上的重分布层；设置在该重分布层上的第一半导体芯片和第二半导体芯片；和设置在该重分布层和该基础衬底之间并电耦合到该第一半导体芯片和该第二半导体芯片的第一多电容器结构，其中该第一多电容器结构包括：电容器衬底；设置在该电容器衬底中的多个电容器单元和设置在电容器衬底中并将该多个电容器单元电耦合到该重分布层和该基础衬底的该布线结构的第一通孔。
如上所述，本发明实施例的半导体封装结构包括具有通孔的电容器，该通孔使得电容器可以电耦合到电容器两个表面上的其他组件。因此，使半导体封装结构设计时可以有更大的灵活性。
附图说明
图1是根据本发明的一些实施例的电容器100的截面图。
图2是根据本发明的一些实施例的半导体封装结构200的截面图。
图3是根据本发明的一些实施例的半导体封装结构的一部分的截面图。
图4是根据本发明的一些实施例的半导体封装结构的一部分的截面图。
图5是根据本发明的一些实施例的半导体封装结构的一部分的截面图。
图6是根据本发明的一些实施例的半导体封装结构的一部分的截面图。
图7是根据本发明的一些实施例的电容器700的截面图。
图8是根据本发明的一些实施例的电容器800的截面图。
图9是根据本发明的一些实施例的半导体封装结构900的截面图。
具体实施方式
下面的描述是为了说明本发明的一般原理而作出的，故不应被理解为是限制性的。本发明的范围最好通过参考所附权利要求书来确定。
将针对特定实施例并参考某些附图来描述本发明，但本发明不限于此并且仅由权利要求书限定。所描述的附图仅是示意性的并且是非限制性的。在附图中，一些组件的尺寸可能出于说明的目的而被夸大而并未按比例绘制。这些尺寸和相对尺寸并不对应于本发明实践中的实际尺寸。
本发明可以对下述实施例添加附加组件。例如，“在第二组件上形成第一组件”的描述可以包括第一组件与第二组件直接接触的实施例，也可以包括在第一组件和第二组件之间设置附加组件而使得第一组件和第二组件不直接接触的实施例。此外，第一组件和第二组件的空间相对关系可以随着设备在不同方向上操作或使用而改变。
在以下描述中，“第一组件贯穿(extending through)第二组件”的描述可以包括第一组件设置在第二组件中并且从第二组件的一侧延伸到第二组件与该一侧相对的另一侧的实施例，其中第一组件的表面可以与第二组件的表面齐平，或者第一组件的表面可以在第二组件的表面之外。此外，本发明可以在各种实施例中重复使用相同的参考符号和/或字母标注。这种重复是为了简单和清楚，其本身并不规定所讨论的各种实施例之间的关系。
根据本发明的一些实施例描述了一种包括电容器的半导体封装结构。本发明的电容器包括贯穿电容器衬底(substrate)的通孔(through via)，该通孔使得电容器可以电耦合到电容器两个表面上的其他组件。因此，使设计时可以有更大的灵活性。
图1是根据本发明的一些实施例的电容器100的截面图。为了简化图示，图1仅示出了电容器100的一部分。可以将附加特征添加到电容器100。此外，对于不同的实施例，可以替换或消除下面描述的一些特征。
如图1所示，根据一些实施例，电容器100包括电容器衬底102。电容器衬底102可以是半导体衬底。电容器衬底102可以包括体半导体(bulk semiconductor)、化合物半导体(compound semiconductor)、合金半导体(alloy semiconductor)、或类似物，或它们的组合。电容器衬底102可以由任何合适的半导体材料形成，例如硅。电容器衬底102可以被掺杂(例如，使用p型或n型掺杂剂)或不被掺杂。电容器衬底102具有第一表面102a和与其相对的第二表面102b。
如图1所示，根据一些实施例，其中电容器100包括多电容器结构以减少电容器所占据的空间。例如，电容器100具有嵌入在电容器衬底102中的多个电容器单元(capacitorcell)104(在具体实现中，每一个电容器单元104可至少包括第一电极、第二电极及用于隔离两个电极的介电层，例如每一个电容器单元104可为图7或图8所示的金属-绝缘体-金属(Metal-Insulator-Metal，MIM)结构708)。一些电容器单元104可邻近电容器衬底102的第一表面102a，而另一些电容器单元104可邻近电容器衬底102的第二表面102b。需要注意的是，图中所示的多电容器结构中的电容器单元104的配置和数量仅是示例性的而并不旨在限制本发明。
如图1所示，电容器100可以具有一个或多个电源线106和一个或多个接地线108，它们可以电耦合到电容器单元104。电源线106和接地线108可以由导电材料形成，该导电材料包括铜、铝、钨、或类似物、或它们的合金、或它们的组合。每个电容器单元104可以电耦合到分别位于电容器单元104的相对侧的电源线106和接地线108。
如图1所示，根据一些实施例，电容器100具有一个或多个设置在电容器衬底102中并电耦合到电源线106和接地线108的通孔110。通孔110可由导电材料形成，该导电材料包括铜、铝、钨、或类似物、或它们的合金、或它们的组合。
如图1所示，根据一些实施例，通孔110从电容器衬底102的第一表面102a延伸到第二表面102b。结果，电容器100可以电耦合到第一表面102a和第二表面102b两者上的其他组件。相较于电容器电耦合到一个表面上的组件的实施例，本发明的电容器100可在半导体封装结构的设计上提供更大的弹性。此外，可以增加电流密度，提高散热效率。
如图1所示，根据一些实施例，电容器100在电容器衬底102的第一表面102a上具有一个或多个电源端子112和接地端子116，在电容器衬底102的第二表面102b上具有一个或多个电源端子114和接地端子118。电源端子112、114和接地端子116、118可以通过电源线106、接地线108和通孔110电耦合到电容器单元104。电源端子112、114和接地端子116、118可以由导电材料形成，该导电材料包括铜、铝、钨、或类似物、或它们的合金、或它们的组合。
电源端子112、114和接地端子116、118的尺寸(例如宽度)可以取决于它们电耦合到的组件。例如，如图1所示，在第二表面102b上电耦合到电容器100的组件比第一表面102a上电耦合到电容器100的组件多的一些实施例中，电源端子114和接地端子118的尺寸(例如宽度)可能大于电源端子112和接地端子116的尺寸(例如宽度)。
图2是根据本发明的一些实施例的半导体封装结构200的截面图。为了简化图示，仅示出了半导体封装结构200的一部分。可以将附加特征添加到半导体封装结构200。对于不同的实施例，可以替换或消除下面描述的一些特征。在以下实施例中，半导体封装结构200包括一个或多个电容器，该电容器具有一个或多个通孔。
如图2所示，根据一些实施例，半导体封装结构200包括衬底202。衬底202可以是无芯衬底(coreless substrate)或有芯衬底(cored substrate)，以防止衬底202翘曲。衬底202中可具有布线结构204。在一些实施例中，布线结构204包括导电垫(conductive pad)、导电通孔(conductive via)、导电线(conductive line)、导电柱(conductive pillar)、或类似物、或它们的组合。布线结构204可由导电材料形成，该导电材料包括铜、铝、钨、或类似物、或它们的合金、或它们的组合。
布线结构204可以设置在金属层间介电(Inter-Metal Dielectric，IMD)层中。在一些实施例中，IMD层可以由有机材料(例如聚合物基材)、无机材料(包括氮化硅、氧化硅、氮氧化硅)、或类似物、或它们的组合形成。
应当注意，图中所示的衬底202的配置仅是示例性的，并不旨在限制本发明。可以在衬底202中和衬底202上形成任何期望的半导体组件。然而，为了简化图示，仅示出了平坦的衬底202。
如图2所示，根据一些实施例，半导体封装结构200包括设置在衬底202上的重分布层(redistribution layer)210。重分布层210可以包括设置在一个或多个钝化层(passivation layer)中的一个或多个导电层212。导电层212可由导电材料形成，该导电材料包括铜、铝、钨、或类似物、或它们的合金、或它们的组合。在一些实施例中，钝化层包括聚合物层，例如聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧树脂、或类似物、或它们的组合。备选地，钝化层可以包括介电层，包括氧化硅、氮化硅、氮氧化硅、或类似物、或它们的组合。
如图2所示，根据一些实施例，半导体封装结构200包括多个凸块结构208，凸块结构208设置在重分布层210和衬底202之间并将重分布层210电耦合到衬底202。凸块结构208可包括微凸块、可控塌陷芯片连接(Controlled Collapse Chip Connection，C4)凸块、焊球、球栅数组(BGA)球、或类似物、或它们的组合。凸块结构208可由导电材料形成，该导电材料包括铜、铝、钨、或类似物、或它们的合金、或它们的组合。
如图2所示，根据一些实施例，半导体封装结构200包括设置在重分布层210上的一个或多个半导体芯片218。在一些实施例中，半导体芯片218包括片上系统(SoC)芯片、逻辑器件、存储器器件、射频(RF)器件、或类似物、或它们的任意组合。例如，半导体芯片218可以包括微控制单元(Micro Control Unit，MCU)芯片、微处理器单元(MicroProcessor Unit，MPU)芯片、电源管理集成电路(Power Management Integrated Circuit，PMIC)芯片、全球定位系统(Global Positioning System，GPS)装置、加速处理单元(AcceleratedProcessing Unit，APU)芯片、中央处理器(Central Processing Unit，CPU)芯片、图形处理单元(Graphics Processing Unit，GPU)芯片、输入输出(Input-Output，IO)芯片、动态随机存取存储器(Dynamic Random Access Memory，DRAM)控制器、静态随机存取存储器(StaticRandom-Access Memory，SRAM)、高带宽存储器(High Bandwidth Memory，HBM)等，或它们的任何组合。
半导体芯片218可以包括一个半导体芯片或者可以包括垂直堆叠(stack)的两个或更多个半导体芯片。在一些实施例中，半导体封装结构200还包括与半导体芯片218相邻的一个或多个无源/被动(passive)组件(未示出)，例如电阻器、电容器、电感器、或类似物，或它们的组合。
如图2所示，根据一些实施例，半导体封装结构200包括设置在半导体芯片218和重分布层210之间并将半导体芯片218电耦合到重分布层210的多个凸块结构216。凸块结构216可包括微凸块、可控塌陷芯片连接(C4)凸块、焊球、球栅数组(BGA)球、或类似物、或它们的组合。凸块结构216可由导电材料形成，包括铜、铝、钨、或类似物、或它们的合金、或它们的组合。
如图2所示，根据一些实施例，半导体封装结构200包括电耦合到半导体芯片218的一个或多个电容器。在一个实施例中，半导体封装结构200包括嵌入在衬底202中的电容器220。电容器220可以通过衬底202的布线结构204、凸块结构208、重分布层210的导电层212和凸块结构216电耦合到半导体芯片218。将参照图3描述本实施例。
图3是根据本发明的一些实施例的半导体封装结构的一部分的截面图。图3所示的一些组件可以类似于图2所示的半导体封装结构200的一些组件。为了简单起见，这些组件将不再详细讨论。
如图3所示，衬底202的布线结构204可具有电源组件204a和接地组件204b，电源组件204a和接地组件204b各自可包括导电垫、导电通孔、导电线、导电柱、或类似物、或它们的组合。如图3所示，根据一些实施例，电源组件204a和接地组件204b的导电通孔设置在电容器220的两个表面上并且通过电容器220的通孔电耦合到电容器单元。如图3所示，电容器220可为图1中所示的包括多电容器结构的电容器100。然而这并不是对发明的限制，在其他实施例中，电容器220也可为非多电容器结构的其他电容器，例如，电容器220可仅包括一个电容器单元104，或者电容器220可为图7及图8所示的电容器。包括贯穿电容器衬底的通孔，该通孔使得电容器可以电耦合到电容器两个表面上的其他组件的电容器都在本发明的电容器220的保护范围之内。
在一些实施例中，电源组件204a和接地组件204b的导电通孔可以与电容器220的两个表面接触并且可以将电容器220电耦合到电源组件204a和接地组件204b的导电线。或者，在另一实施例中，电源组件204a和接地组件204b的导电线可以与电容器220的两个表面接触。
如图3所示，半导体封装结构200还可以包括电容器232，其设置在衬底202下方，并电耦合到布线结构204。电容器232可为集成的无源设备(Integrated Passive Device，IPD)以增强电气属性。
再次参考图2，在一个实施例中，半导体封装结构200包括位于重分布层210与衬底202之间的电容器222及多个凸块结构224。凸块结构224可设置在电容器222的两个表面上。电容器222可以通过凸块结构224、重分布层210的导电层212和凸块结构216电耦合到半导体芯片218。将参考图4描述该实施例。
图4是根据本发明的一些实施例的半导体封装结构的一部分的截面图。图4所示的一些组件可以类似于图2所示的半导体封装结构200的一些组件。为了简单起见，这些组件将不再详细讨论。
如图4所示，根据本发明的一些实施例，电容器222电耦合到凸块结构224，其中电容器222的第一表面电耦合到第一凸块结构224a，而电容器222的第二表面电耦合到第二凸块结构224b。第一凸块结构224a可将电容器222电耦合到重分布层210，而第二凸块结构224b可将电容器222电耦合到衬底202。如图4所示，电容器222可为图1中所示的包括多电容器结构的电容器100。然而这并不是对发明的限制，在其他实施例中，电容器222也可为非多电容器结构的其他电容器，例如，电容器222可仅包括一个电容器单元104，或者电容器222可为图7及图8所示的电容器。包括贯穿电容器衬底的通孔，该通孔使得电容器可以电耦合到电容器两个表面上的其他组件的电容器都在本发明的电容器222的保护范围之内。
由于电容器222可以在两个表面上连接，因此可以在电容器222的两个表面上保持凸块结构224。因此，可以增加散热路径，并且可以提高散热效率。此外，可以实现具有高电流密度的半导体封装结构。此外，引脚图可以自由分配。
由于第一凸块结构224a和第二凸块结构224b可以电耦合到不同的部件，第一凸块结构224a和第二凸块结构224b的尺寸(例如宽度)可以不同。例如，如图4所示，第二凸块结构224b的尺寸(例如宽度)可以大于第一凸块结构224a的尺寸(例如宽度)。
如图4所示，一个第一凸块结构224a、一个第二凸块结构224b和一个电容器222三者的总厚度可以基本上等于一个凸块结构208的厚度。
尽管未示出，可以在重分布层210和衬底202之间形成底部填充材料(underfillmaterial)，并且底部填充材料可以填充在电容器222与凸块结构208和224之间的间隙中以提供结构支撑。底部填充材料可以包围电容器222以及凸块结构208和224中的每一个。在一些实施例中，底部填充材料由诸如环氧树脂的聚合物形成。底部填充材料可以用毛细力(capillary force)分配，然后通过任何合适的固化工艺固化。
再次参考图2，在一个实施例中，半导体封装结构200包括嵌入在重分布层210中的电容器226。电容器226可以通过重分布层210的导电层212和凸块结构216电耦合到半导体芯片218。将参考图5描述该实施例。
图5是根据本发明的一些实施例的半导体封装结构的一部分的截面图。图5所示的一些组件可以类似于图2所示的半导体封装结构200的一些组件。为了简单起见，这些组件将不再详细讨论。
如图5所示，重分布层210的导电层212可以具有电源组件212a和接地组件212b，电源组件212a和接地组件212b可以包括导电垫、导电通孔、导电线、导电柱、或类似物、或它们的组合。如图5所示，根据一些实施例，电源组件212a和接地组件212b的导电通孔设置在电容器226的两个表面上并且通过电容器226的通孔电耦合到电容器单元。如图5所示，电容器226可为图1中所示的包括多电容器结构的电容器100。然而这并不是对发明的限制，在其他实施例中，电容器226也可为非多电容器结构的其他电容器，例如，电容器226可仅包括一个电容器单元104，或者电容器226可为图7及图8所示的电容器。包括贯穿电容器衬底的通孔，该通孔使得电容器可以电耦合到电容器两个表面上的其他组件的电容器都在本发明的电容器226的保护范围之内。
在一些实施例中，电源组件212a和接地组件212b的导电通孔可以与电容器226的两个表面接触并且将电容器226电耦合到电源组件212a和接地212b组件的导电线。或者，在另一实施例中，电源组件212a和接地组件212b的导电线可以与电容器226的两个表面接触。
再次参考图2，在一个实施例中，半导体封装结构200包括位于半导体芯片218和重分布层210之间的电容器228和多个凸块结构230。凸块结构230可以设置在电容器228的两个表面上。电容器228可以通过凸块结构230电耦合到半导体芯片218。将参考图6描述该实施例。
图6是根据本发明的一些实施例的半导体封装结构的一部分的截面图。图6所示的一些组件可以类似于图2所示的半导体封装结构200的一些组件。为了简单起见，这些组件将不再详细讨论。
如图6所示，根据与本发明的一些实施例，电容器228电耦合到凸块结构230，其中电容器228的第一表面电耦合到第一凸块结构230a，并且电容器228的第二表面电耦合到第二凸块结构230b。第一凸块结构230a可以将电容器228电耦合到半导体芯片218，并且第二凸块结构224b可以将电容器228电耦合到重分布层210。如图6所示，电容器228可为图1中所示的包括多电容器结构的电容器100。然而这并不是对发明的限制，在其他实施例中，电容器228也可为非多电容器结构的其他电容器，例如，电容器228可仅包括一个电容器单元104，或者电容器228可为图7及图8所示的电容器。包括贯穿电容器衬底的通孔，该通孔使得电容器可以电耦合到电容器两个表面上的其他组件的电容器都在本发明的电容器228的保护范围之内。
如上所述，由于第一凸块结构230a和第二凸块结构230b可以电耦合到不同的部件，第一凸块结构230a和第二凸块结构230b的尺寸(例如宽度)可以不同。例如，如图6所示，第二凸块结构230b的尺寸(例如宽度)可以大于第一凸块结构230a的尺寸(例如宽度)。
如图6所示，一个第一凸块结构230a、一个第二凸块结构230b和一个电容器228三者的总厚度可以基本上等于一个凸块结构216的厚度。
尽管未示出，可以在半导体芯片218和重分布层210之间形成底部填充材料可，并且底部填充材料可以填充在电容器228与凸块结构216和230之间的间隙中以提供结构支撑。底部填充材料可以包围电容器228以及凸块结构216和230中的每一个。在一些实施例中，底部填充材料由诸如环氧树脂的聚合物形成。底部填充材料可以用毛细力分配，然后通过任何合适的固化工艺固化。
再次参考图2，虽然电容器220、222、226、228是分开描述的，但是半导体封装结构200可以包括多于一个的电容器220、222、226、228，它们每个可以电耦合到每个半导体芯片218。例如，在一个实施例中，半导体封装结构200可以包括电容器220和222，其中电容器220电耦合到一个半导体芯片218，并且电容器222电耦合到另一个半导体芯片218。或者，在一个实施例中，半导体封装结构200可以包括两个电容器228，其中一个电容器228可以设置在一个半导体芯片218下方并且电耦合到该一个半导体芯片218，并且另一个电容器228可以设置在另一个半导体芯片218下方并且电耦合到该另一个半导体芯片218。
图7是根据本发明的一些实施例的电容器700的截面图。为了简化图示，仅示出了电容器700的一部分。可以将附加特征添加到电容器700。对于不同的实施例，可以替换或消除下面描述的一些特征。在以下实施例中，将描述具有通孔的电容器700。
如图7所示，根据一些实施例，电容器700包括电容器衬底702。电容器衬底702可以类似于图1所示的电容器衬底102，故不再赘述。
如图7所示，根据一些实施例，电容器700包括覆盖开口(opening)侧壁的绝缘层(insulation layer)704。绝缘层704可以通过开口的侧壁从电容器衬底702的第一表面延伸到第二表面。在一些实施例中，绝缘层704由绝缘材料形成，包括氧化硅、氮化硅、氮氧化硅、或类似物、或它们的组合。
如图7所示，根据一些实施例，电容器700包括嵌入在电容器衬底702中的一个或多个通孔706。通孔706可以设置在开口中并且贯穿电容器衬底702。通孔706可以各自被绝缘层704包围。在一些实施例中，通孔706由导电材料形成，包括铜、铝、钨、或类似物、或它们的合金、或它们的组合。
如图7所示，根据一些实施例，电容器700包括嵌入在电容器衬底702中的金属-绝缘体-金属(Metal-Insulator-Metal，MIM)结构708。MIM结构708可以设置在沟槽中并且可以包括第一电极710、层间介电层712和第二电极714。在一些实施例中，第一电极710和第二电极714各自独立地由导电材料形成，包括铜、铝、钨、或类似物、或它们的合金或它们的组合。第一电极710和第二电极714可以由相同材料或不同材料制成。根据一些实施例，层间介电层712由诸如氧化铝的高k介电材料形成。
电容器700可以作为如图2所示的半导体封装结构200的电容器220、222、226、228中的一个或多个。特别地，如上所述，电容器700可以嵌入在衬底中、设置在衬底和重分布层之间、嵌入在重分布层中、设置在重分布层和半导体芯片之间，或者多个电容器700可同时设置在上述不同位置。将不再重复详细描述这些细节。
图8是根据本发明的一些实施例的电容器800的截面图。为了简化图示，仅示出了电容器800的一部分。可以将附加特征添加到电容器800。对于不同的实施例，可以替换或消除下面描述的一些特征。在以下实施例中，将描述具有通孔和包围通孔的金属-绝缘体-金属(MIM)结构的电容器800。
如图8所示，根据一些实施例，电容器800包括电容器衬底802、绝缘层804和一个或多个通孔806。电容器衬底802、绝缘层804和通孔806可以各自类似于图7所示的电容器衬底702、绝缘层704和通孔706，故不再赘述。
如图8所示，根据一些实施例，电容器800包括嵌入在电容器衬底802中并设置在绝缘层804和通孔806之间的金属-绝缘体-金属(MIM)结构808。MIM结构808可以包括第一电极810、层间介电层812和第二电极814。在一些实施例中，第一电极810和第二电极814各自独立地由导电材料形成，包括铜、铝、钨、或类似物、或它们的合金、或它们的组合。第一电极810和第二电极814可以由相同材料或不同材料制成。在一些实施例中，层间介电层812由诸如氧化铝的高k介电材料形成。
如图8所示，根据一些实施例，电容器800包括嵌入在电容器衬底802中并设置在绝缘层804和通孔806之间的阻挡层(barrier layer)816。阻挡层816可以包围通孔806中的每一个并且用作扩散阻挡层。阻挡层816可以包括氮化钛或任何合适的材料。
电容器800可以作为如图2所示的半导体封装结构200的电容器220、222、226、228中的一个或多个。特别地，如上所述，电容器800可以嵌入在衬底中、设置在衬底和重分布层之间、嵌入在重分布层中、设置在重分布层和半导体芯片之间，或者多个电容器800可同时设置在上述不同位置。将不再重复详细描述这些细节。
图9是根据本发明的一些实施例的半导体封装结构900的截面图。为了简化图示，仅示出了半导体封装结构900的一部分。可以将附加特征添加到半导体封装结构900。对于不同的实施例，可以替换或消除以下描述的一些特征。在以下实施例中，半导体封装结构900包括具有一个或多个通孔的电容器，其中电容器包括多电容器结构以减少电容器所占据的空间。
如图9所示，根据一些实施例，半导体封装结构900包括衬底902。衬底902可以类似于图2所示的衬底202，故不再赘述。
如图9所示，根据一些实施例，半导体封装结构900包括重分布层906，重分布层906可以包括多个导电层RDL1、RDL2、RDL3和RDL4。四个导电层RDL1、RDL2、RDL3和RDL4仅出于说明的目的而示出，并且可以存在多于或少于四个导电层的情形。重分布层906可以类似于图2所示的重分布层210。导电层RDL1、RDL2、RDL3和RDL4可以各自类似于图2所示的导电层212，故不再赘述。
如图9所示，根据一些实施例，半导体封装结构900包括设置在重分布层906和衬底902之间并将重分布层906电耦合到衬底902的多个凸块结构904。凸块结构904可以类似于图2所示的凸块结构208，故不再赘述。
如图9所示，根据一些实施例，半导体封装结构900包括垂直堆叠在重分布层906上的第一半导体芯片908和第二半导体芯片910。第一半导体芯片908和第二半导体芯片910可以各自类似于图2所示的半导体芯片218，故不再赘述。
应当注意，两个半导体芯片908和910仅出于说明性的目的而示出，半导体封装结构900可以包括多于两个的半导体芯片。此外，根据一些实施例，半导体封装结构900包括与半导体芯片908和910相邻的一个或多个无源组件(未示出)，例如电阻器、电容器、电感器、或类似物、或它们的组合。
如图9所示，第一半导体芯片908可以具有第一XPU(CPU、GPU、DPU等各种处理器的统称)核心908a，并且第二半导体芯片910可以具有第二XPU核心910a。第一XPU核心908a可以电耦合到重分布层906，并且第二XPU核心910a可以通过第一半导体芯片908中的多个通孔电耦合到重分布层906。
如图9所示，根据一些实施例，半导体封装结构900包括在重分布层906和衬底902之间的多电容器结构912和多个凸块结构914。多电容器结构912可以类似于图1所示的电容器100，故不再赘述。
如图9所示，凸块结构914可以设置在多电容器结构912的两个表面上。多电容器结构912可以通过凸块结构914和重分布层906电耦合到第一半导体芯片908和第二半导体芯片910。如上所述，半导体封装结构900可以包括多于两个的半导体芯片，因此多电容器结构912可以电耦合到多于两个的半导体芯片。
如上所述，由于多电容器结构912的不同表面上的凸块结构914可以电耦合到不同的部件，多电容器结构912的不同表面上的凸块结构914的尺寸(例如宽度)可以不同。例如，将多电容器结构912连接到衬底902的凸块结构914的尺寸(例如宽度)可以大于将多电容器结构912连接到重分布层906的凸块结构914的尺寸(例如宽度)。
尽管未示出，可以在重分布层906和衬底902之间形成底部填充材料，并且底部填充材料可以填充在多电容器结构912与凸块结构904和914之间的间隙中以提供结构支撑。底部填充材料可以包围多电容器结构912以及凸块结构904和914中的每一个。在一些实施例中，底部填充材料由诸如环氧树脂的聚合物形成。底部填充材料可以用毛细力分配，然后通过任何合适的固化工艺固化。
应该注意的是，设置在重分布层906和衬底902之间的多电容器结构912仅出于说明的目的而示出，并且多电容器结构912可以设置为如图2所示的半导体封装结构200的电容器220、222、226或228。也就是说，如上所述，多电容器结构912可以嵌入在衬底902中，设置在衬底902和重分布层906之间，嵌入在重分布层906中，设置在重分布层906和半导体芯片908、910之间，或者多个多电容器结构912可同时设置在上述不同位置。将不再重复详细描述这些细节。
此外，半导体封装结构900可以包括多于一个的多电容器结构和多于两个的半导体芯片。应当理解，在半导体封装结构900具有多于一个电容器的实施例中，并非所有电容器都一定是多电容器结构。一些电容器可以是电耦合到两个或更多个半导体芯片的多电容器结构，并且一些电容器可以电耦合到一个半导体芯片。
与半导体封装结构包括用于不同半导体芯片的单独电容器的实施例相比，半导体封装结构900使用多电容器结构912电耦合到至少两个半导体芯片，这可以减少电容器占用的空间。此外，设计中可以有更大的灵活性。
综上所述，在一些实施例中，根据本发明的半导体封装结构具有电容器，该电容器具有通孔，通孔用于电耦合到电容器两个表面上的其他组件。因此，电容器可以成为散热路径。最终，可以提高散热效率。此外，还可实现高电流密度的半导体封装结构。此外，引脚图可以自由分配。因此，在半导体封装结构的设计中可以有更大的灵活性。
另外，在一些实施例中，根据本发明的半导体封装结构包括可以电耦合到两个或更多个半导体芯片的多电容器结构。结果，可以集成多个电容器，可以减少电容器占用的空间，并且可以在设计中具有更大的灵活性。
虽然已经通过示例和根据优选实施例描述了本发明，但是应当理解，本发明不限于所公开的实施例。相反，它旨在涵盖各种修改和类似的布置(这对于所属技术领域具有通常知识者来说是显而易见的)。因此，所附权利要求的范围应给予最广泛的解释，以涵盖所有此类修改和类似布置。

Claims (20)

1.一种半导体封装结构，其特征在于，包括：
具有布线结构的基础衬底；
设置在该基础衬底上的重分布层；
设置在该重分布层上的第一半导体芯片；和
设置在该基础衬底中并电耦合到该第一半导体芯片的第一电容器，其中该第一电容器包括：
具有第一顶表面和第一底表面的第一电容器衬底；
设置在该第一电容器衬底中的至少一个第一电容器单元；和
设置在该第一电容器衬底中的第一通孔，该第一通孔将该至少一个第一电容器单元电耦合到位于该第一电容器衬底的该第一顶表面和该第一底表面上的该基础衬底的该布线结构。
2.如权利要求1所述的半导体封装结构，其特征在于，还包括：
设置在该重分布层与该基础衬底之间的多个第一凸块结构；
设置在重分布层上的第二半导体芯片；
与该多个第一凸块结构相邻并且电耦合到该第二半导体芯片的第二电容器；和
设置在该第二电容器的两个表面上的多个第二凸块结构。
3.如权利要求2所述的半导体封装结构，其特征在于，将该第二电容器连接至该基础衬底的多个第二凸块结构的尺寸大于将该第二电容器连接至该重分布层的多个第二凸块结构的尺寸。
4.如权利要求2所述的半导体封装结构，其特征在于，该第二电容器包括：
第二电容器衬底；
设置在该第二电容器衬底中的至少一个第二电容器单元；和
设置在该第二电容器衬底中的第二通孔，该第二通孔将该至少一个第二电容器单元电耦合到该重分布层和该基础衬底。
5.如权利要求1所述的半导体封装结构，其特征在于，还包括：
设置在该重分布层上的第二半导体芯片；和
嵌入在该重分布层中并电耦合到该第二半导体芯片的第二电容器。
6.如权利要求5所述的半导体封装结构，其特征在于，该第二电容器包括：
具有第二顶表面和第二底表面的第二电容器衬底；
设置在该第二电容器衬底中的至少一个第二电容器单元；和
设置在第二电容器衬底中的第二通孔，该第二通孔将该至少一个第二电容器单元电耦合到位于该第二顶表面和该第二底表面上的该重分布层的导电层。
7.如权利要求5所述的半导体封装结构，其特征在于，还包括设置在该重分布层与该基础衬底之间并电耦合到第三半导体芯片的第三电容器。
8.如权利要求1所述的半导体封装结构，其特征在于，还包括：
设置在该重分布层上的第二半导体芯片；
设置在该第一半导体芯片与该重分布层之间的多个第一凸块结构；
设置在该第二半导体芯片和该重分布层之间的第二电容器；和
设置在该第二电容器的两个表面上并且将该第二电容器电耦合到该第二半导体芯片和该重分布层的多个第二凸块结构。
9.如权利要求8所述的半导体封装结构，其特征在于，该第二电容器包括：
第二电容器衬底；
设置在该第二电容器衬底中的至少一个第二电容器单元；和
设置在该第二电容器衬底中的第二通孔，该第二通孔将该至少一个第二电容器单元电耦合到该多个第二凸块结构。
10.如权利要求8所述的半导体封装结构，其特征在于，还包括包围该多个第一凸块结构和该第二电容器的底部填充材料。
11.如权利要求8所述的半导体封装结构，其特征在于，还包括设置在该重分布层与该基础衬底之间并电耦合到第三半导体芯片的第三电容器。
12.如权利要求8所述的半导体封装结构，还包括嵌入在该重分布层中并且电耦合到第三半导体芯片的第三电容器。
13.如权利要求1所述的半导体封装结构，其特征在于，当该第一电容器包括多个第一电容器单元时，该第一电容器为多电容器结构。
14.一种半导体封装结构，其特征在于，包括：
具有布线结构的基础衬底；
设置在该基础衬底上的重分布层；
设置在该重分布层上的第一半导体芯片和第二半导体芯片；和
设置在该重分布层和该基础衬底之间并电耦合到该第一半导体芯片和该第二半导体芯片的第一多电容器结构，其中该第一多电容器结构包括：
电容器衬底；
设置在该电容器衬底中的多个电容器单元；和
设置在电容器衬底中并将该多个电容器单元电耦合到该重分布层和该基础衬底的该布线结构的第一通孔。
15.如权利要求14所述的半导体封装结构，其特征在于，还包括：
邻近该第一多电容器结构的多个第一凸块结构；和
设置在该电容器衬底的两个表面上并电耦合到该第一通孔的多个第二凸块结构。
16.如权利要求15所述的半导体封装结构，其特征在于，将该第一多电容器结构连接至该基础衬底的多个第二凸块结构的尺寸大于将该第一多电容器结构连接至该重分布层的多个第二凸块结构的尺寸。
17.如权利要求14所述的半导体封装结构，其特征在于，还包括：
设置在该重分布层上的第三半导体芯片和第四半导体芯片；和
嵌入在该基础衬底中的第二多电容器结构，其中该第二多电容器结构包括第二通孔并且电耦合到该第三半导体芯片和该第四半导体芯片。
18.如权利要求14所述的半导体封装结构，其特征在于，还包括：
设置在该重分布层上的第三半导体芯片和第四半导体芯片；和
嵌入在该重分布层中的第二多电容器结构，其中该第二多电容器结构包括第二通孔并且电耦合到该第三半导体芯片和该第四半导体芯片。
19.如权利要求14所述的半导体封装结构，其特征在于，还包括：
设置在该重分布层上的第三半导体芯片和第四半导体芯片；和
设置在该第三半导体芯片和该重分布层之间或该第四半导体芯片和该重分布层之间的第二多电容器结构，其中该第二多电容器结构包括第二通孔并且电耦合到该第三半导体芯片和该第四半导体芯片。
20.如权利要求19所述的半导体封装结构，其特征在于，还包括：
设置在该第二多电容器结构的两个表面上的多个凸块结构；和
包围该多个凸块结构和该第二多电容器结构的底部填充材料。
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