CN117276253A - 半导体封装结构 - Google Patents

Abstract

本发明公开一种半导体封装结构，包括：动态随机存取存储器晶粒；电容器晶粒，设置在该动态随机存取存储器晶粒下方，包括：并排排列的多个电容器结构；以及多个第一导电柱，设置在该多个电容器结构之上并电耦接到该动态随机存取存储器晶粒；以及模塑料，围绕该电容器晶粒和该动态随机存取存储器晶粒。本发明通过将电容器晶粒设置在动态随机存取存储器晶粒下方，因此可以将电容器晶粒和动态随机存取存储器晶粒堆叠集成设置，采用这种方式可以无需占用半导体封装结构的平面位置，从而避免增加或减少增加半导体封装结构的平面尺寸，以达到较高或更高的电容值。

Description

半导体封装结构

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体封装结构。

背景技术

半导体封装结构广泛应用于各种电子应用领域，例如个人电脑、手机、数码相机等电子设备。由于半导体工业的进步，需要比上一代半导体封装结构占用更少空间的更小的半导体封装结构。

此外，由于高性能集成电路需要以较低电源电压在较高频率下提供较大电流，因此电源系统设计变得越来越具有挑战性。可以采用去耦电容器作为临时电荷储存器，以防止电源电压的瞬时波动。去耦电容器在降低电源噪声方面越来越重要。

然而，现有的半导体封装结构虽然总体上可以满足要求，但并不是在各方面都令人满意。例如，虽然晶体管和电阻器等电子元件的尺寸越来越小，但由于电容器的物理特性，电容器结构仍然需要比其他电子元件占用更多的空间。这使得半导体封装结构的小型化变得更加困难。因此，需要进一步改进半导体封装结构。

发明内容

有鉴于此，本发明提供一种半导体封装，以解决上述问题。

根据本发明的第一方面，公开一种半导体封装结构，包括：

动态随机存取存储器晶粒；

电容器晶粒，设置在该动态随机存取存储器晶粒下方，包括：并排排列的多个电容器结构；以及多个第一导电柱，设置在该多个电容器结构之上并电耦接到该动态随机存取存储器晶粒；以及

模塑料，围绕该电容器晶粒和该动态随机存取存储器晶粒。

根据本发明的第二方面，公开一种半导体封装结构，包括：

基板，包括布线结构；

电容器晶粒，设置在该基板上方并包括多个电容器结构；

动态随机存取存储器晶粒，堆叠在该电容器晶粒上并电耦接到该电容器晶粒；

第一模塑料，设置在该基板之上并且围绕该电容器晶粒和该动态随机存取存储器晶粒；以及

半导体晶粒，通过该基板的该布线结构电耦接到该电容器晶粒和该动态随机存取存储器晶粒。

根据本发明的第三方面，公开一种半导体封装结构，包括：

第一封装结构，该第一封装结构包括半导体晶粒；

第二封装结构，堆叠在该第一封装结构上并且包括：基板；电容器晶粒，设置在该基板上方并电耦接到该半导体晶粒，其中该电容器晶粒包括并排布置的多个电容器结构；以及第一动态随机存取存储器晶粒，通过该电容器晶粒电耦接到该半导体晶粒。

本发明的半导体封装结构由于包括：动态随机存取存储器晶粒；电容器晶粒，设置在该动态随机存取存储器晶粒下方，包括：并排排列的多个电容器结构；以及多个第一导电柱，设置在该多个电容器结构之上并电耦接到该动态随机存取存储器晶粒；以及模塑料，围绕该电容器晶粒和该动态随机存取存储器晶粒。本发明通过将电容器晶粒设置在动态随机存取存储器晶粒下方，因此可以将电容器晶粒和动态随机存取存储器晶粒堆叠集成设置，采用这种方式可以无需占用半导体封装结构的平面位置，从而避免增加(或减少增加)半导体封装结构的平面尺寸，以达到较高或更高的电容值，并且有利于半导体结构的小型化。

附图说明

图1-5是根据一些实施例的示例性半导体封装结构的截面图。

具体实施方式

在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。所描述的附图仅是示意性的而非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被放大而不是按比例绘制。在本公开的实践中，尺寸和相对尺寸不对应于实际尺寸。

将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。

此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该设备可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。

术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”也旨在包括复数形式，除非上下文另外明确指出。

将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。

注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。

根据本发明的一些实施例描述了包括电容器结构的半导体封装结构。半导体封装结构包含电容器晶粒与一个或多个集成的动态随机存取存储器晶粒，其中电容器晶粒包含电容器结构。因此，可以在不占用更大面积的情况下增加电容量(或电容值)。

图1是根据本发明的一些实施例的半导体封装结构100的截面图。可以将额外的特征添加到半导体封装结构100。对于不同的实施例，可以替换或去除下面描述的一些特征。为了简化图示，仅绘示半导体封装结构100的一部分。

如图1所示，根据一些实施例，半导体封装结构100包括垂直堆叠的电容器晶粒100a和DRAM晶粒100b、100c、100d。因此，可以省去部分地面侧(land-side)电容和/或晶粒侧(die-side)电容，从而提高设计灵活性。此外，半导体封装结构100可在不占用较大面积的情况下增加电容值(或电容量)。

如图1所示，根据一些实施例，电容器晶粒100a包括半导体基板102。半导体基板102可由任何合适的半导体材料形成，例如硅、锗、碳化硅、锗化硅、砷化镓、砷化铟、磷化铟等或其组合。半导体基板102可以包括块状半导体或由不同材料形成的复合基板。半导体基板102可以包括由半导体材料形成在绝缘层上的绝缘体上半导体(semiconductor-on-insulator，SOI)基板，例如绝缘体上硅基板、绝缘体上锗(基板)等或其组合。电容器晶粒100a可以在晶圆(wafer)制程中制造形成，因此电容器晶粒100a可以包括半导体硅等半导体材料。

半导体基板102可以掺杂(例如，使用p型或n型掺杂剂)或未掺杂。任何期望的半导体元件(包括有源元件和/或无源元件)可以形成在半导体基板102中和半导体基板102上。然而，为了简化附图，仅示出平坦的半导体基板102。

如图1所示，根据一些实施例，电容器晶粒100a包括设置在半导体基板102上方的多个电容器结构。电容器结构可以包括顶上型(top-up type)电容器结构。每个电容器结构可以包括第一电极层106、电容器单元108和第二电极层110，其中电容器单元108可以设置在第一电极层106和第二电极层110之间。在一个实施例中，多个电容器结构可以形成电容器结构的阵列，例如矩形阵列或者其他形式的阵列。在一个实施例中，电容器晶粒100a可以仅包括电容器结构等被动装置，以便于制造。在另一个实施例中，电容器晶粒100a不仅包括电容器结构等被动(或无源)装置，还可以包括晶体管等主动(或有源)装置(图未示)，以提高元器件集成度，提高半导体结构的性能。由此本发明实施例中可以根据需求自由设计，从而提高设计的灵活性和弹性。电容器单元108例如为介电材料，例如包括氧化硅、氮化硅、氮氧化硅等或其组合。

第一电极层106和第二电极层110可以各自独立地由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛、氮化钨)、掺杂多晶硅等、它们的合金或它们的组合。在一个实施例中，第一电极层106和第二电极层110可以均沿着与半导体基板102的上表面或下表面基本平行的方向延伸，并且分别具有一定的厚度。

电容器结构可以并排布置并且可以布置成一行。需要说明的是，图中所示电容器结构的数量仅为示例，并非对本发明的限制。例如，电容器晶粒100a可以包括多于五个电容器结构。

如图1所示，根据一些实施例，电容器晶粒100a包括在半导体基板102中延伸并电耦接到电容器结构的多个导电柱104。根据一些实施例，电容器晶粒100a还包括设置在电容器结构上方的多个导电柱114和设置在导电柱114上方的导电层116。导电柱114可以电耦接到电容器结构，并且导电层116可以通过导电柱114电耦接到电容器结构。导电柱104可以用于连接到其他器件或装置，例如功能晶粒(例如SoC晶粒、半导体晶粒等)、布线结构或者另一电容器结构等等。第一电极层106可以通过导电柱114和导电层116等连接到一个电极(例如电源电压)，第二电极层110可以通过其他导电柱、导电层等连接到另一个电极(例如接地)。或者，第一电极层106可以通过导电柱114和导电层116等连接到一个电极(例如接地)，第二电极层110可以通过其他导电柱、导电层等连接到另一个电极(例如电源电压)。可选的，电容器晶粒100a可以与DRAM晶粒中的一个或多个电性连接。

导电柱104、114和导电层116可以各自独立地由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛、氮化钨)、掺杂多晶硅等、其合金或其组合。

如图1所示，根据一些实施例，电容器晶粒100a包括设置在半导体基板102上方的介电层112。介电层112可以围绕每个电容器结构和导电柱114。介电层112可以由介电材料形成，包括硅氧化物、氮化硅、氮氧化硅等或其组合。介电层112的侧壁可以与半导体基板102的侧壁基本共面。

如图1所示，DRAM晶粒100b可以堆叠在电容器晶粒100a之上。根据一些实施例，DRAM晶粒100b包括晶粒基板120，晶粒基板120例如为其中形成有一个或多个有源器件(未示出)的半导体材料。根据一些实施例，DRAM晶粒100b包括延伸穿过晶粒基板120的多个通孔122。通孔122可以由导电材料形成。导电材料的例子如上所述，不再重复。在一个实施例中，电容器晶粒100a可以只是包括电容器(例如不包括晶体管等主动(或有源)装置)，DRAM晶粒100b、100c和100d可以只是包括存储器(例如不包括电容器等被动(或无源)装置)，从而方便生产制造以及堆叠配置的灵活性和易于替换，以满足不同的设计需求。在一个实施例中，电容器晶粒100a除了包括电容器之外，还可以包括晶体管等主动(或有源)装置，以实现更加多样的设计，满足不同的设计需求。在一个实施例中，DRAM晶粒100b、100c和100d中的至少一个还可以包括电容器等被动(或无源)装置，以实现更加多样的设计，满足不同的设计需求。

根据一些实施例，DRAM晶粒100b包括设置在晶粒基板120下方的晶粒重分布层118。晶粒重分布层118可以包括设置在一个或多个钝化层中的一个或多个导电层。通孔122可以通过晶粒重分布层118的导电层电耦接到电容器晶粒100a。导电层可以由导电材料形成。在一些实施例中，钝化层包括聚合物层，例如聚酰亚胺(polyimide，PI)、聚苯并恶唑(polybenzoxazole，PBO)、苯并环丁烯(benzocyclobutene，BCB)、环氧树脂等或其组合。或者，钝化层可包括介电层，介电层包括氧化硅、氮化硅、氮氧化硅等或其组合。

晶粒重分布层118的侧壁可以与晶粒基板120的侧壁基本共面。电容器晶粒100a的侧壁可以与DRAM晶粒100b的侧壁基本共面。特别地，电容器晶粒100a的半导体基板102的侧壁可以与DRAM晶粒100b的晶粒基板120的侧壁基本上共面。

根据一些实施例，半导体封装结构100包括设置在DRAM晶粒100b上方以将DRAM晶粒100b电耦接到DRAM晶粒100c的重分布层124。重布线层124可以包括与晶粒重布线层118相同或相似的成分，在此不再赘述。重分布层124的侧壁可以与DRAM晶粒100b的侧壁和DRAM晶粒100c的侧壁基本共面。

半导体封装结构100包括多个导电连接器126以连接重分布层124和DRAM晶粒100c。导电连接器126可以包括微凸块、受控塌陷芯片连接(controlled collapse chipconnection，C4)凸块、焊球、球栅阵列(ball grid array，BGA)球、焊盘等或其组合。

这些DRAM晶粒100c和100d可以包括与DRAM晶粒100b相同或相似的组件(或部件)，并且为了简单起见，将不再详细讨论这些组件(或部件)。最顶部的DRAM晶粒(例如图1中的DRAM晶粒100d)可能不包括通孔。三个DRAM晶粒100b、100c和100d仅出于说明目的而示出，并且半导体封装结构100可以包括多于或少于三个DRAM晶粒。

电容器晶粒100a和DRAM晶粒100b、100c和100d可以具有相同或不同的厚度。例如，最上面的DRAM晶粒(例如图1中的DRAM晶粒100d)的厚度可以大于其他晶粒(例如图1中的电容器晶粒100a和DRAM晶粒100b和100c)的厚度。在一个实施例中，半导体封装结构100还可以包括多个电容器晶粒，例如多个电容器晶粒100a。在一个实施例中，半导体封装结构100可以包括一个或多个电容器晶粒100a，以及一个或多个其他形式的电容器晶粒(例如下述的电容晶粒200a)，等等。

如图1所示，根据一些实施例，半导体封装结构100包括围绕电容器晶粒100a、DRAM晶粒100b、100c和100d以及重分布层124的模塑料(molding material)128。模塑料128可以保护电容器晶粒100a、DRAM晶粒100b、100c和100d以及重分布层124免受环境影响，从而防止这些部件由于例如应力、化学品和/或水分的损坏。模塑料128可包括非导电材料，例如可模制聚合物、环氧树脂、树脂等或其组合。

根据本发明的实施例，通过将电容器晶粒100a与DRAM晶粒100b、100c和100d集成，可以实现半导体封装结构100的高电容值，并且可以增加设计灵活性。本实施例的上述设置可以无需占用半导体封装结构的平面位置，从而避免增加(或减少增加)半导体封装结构的平面尺寸，以达到较高的电容值，并且有利于半导体结构的小型化。此外，本实施例的上述设置还可以使得电容器与功能晶粒(例如SoC晶粒、半导体晶粒等)的电性连接路径更短，从而提高信号传输速度和效率，满足更高速的应用场景。在一个实施例中，电容器晶粒100a的高度例如为5-20微米(例如为10微米)，从而可以在少量增加半导体封装结构100的高度的情况下，大量减少半导体封装结构100的平面尺寸。在一个实施例中，可以将DRAM晶粒100d的高度相应降低，例如通过平坦化等制程将DRAM晶粒100d的上表面降低，降低的尺寸可以大致等于电容器晶粒100a的高度，从而在不增加半导体封装结构的高度的情况下，大量减少半导体封装结构的平面尺寸，并且大量增加大量减少半导体封装结构的电容值，以满足更多的应用场景和需求。本实施例的半导体封装结构的高度可以通过降低例如DRAM晶粒100d的高度来降低，因此半导体封装结构的高度更易于控制，所以采用本发明实施例的方式将在易于半导体封装结构的平面尺寸和高度的情况下显著的增加电容值，并且有利于半导体结构的小型化。

图2是根据本发明的一些实施例的半导体封装结构200的剖视图。需说明的是，半导体封装结构200可包含与图1所示的半导体封装结构100相同或相似的元件，为简洁起见，不再赘述。在以下实施例中实施例中，半导体封装结构200包括多个深沟槽(deep trench)电容器结构。

如图2所示，根据一些实施例，半导体封装结构200包括电容器晶粒200a、DRAM晶粒200b、200c和200d。电容器晶粒200a可以包括半导体基板202。半导体基板202可以被掺杂。在一些实施例中，半导体基板202包括p型掺杂区，其包括p型掺杂物，例如硼。或者，半导体基板202包括n型掺杂区，其包括n型掺杂剂，例如磷、砷或其组合。在一些其他实施例中，半导体基板202包括多于一个掺杂区域，其包括不同类型的掺杂剂。

如图2所示，根据一些实施例，电容器晶粒200a包括设置在半导体基板202中的多个电容器结构。根据一些实施例，每个电容器结构包括第一电极层204、层间电介电层206、第二电极层208和填充材料210。如图2中所示，电容器结构可以并排布置并且可以布置成一排。在一个实施例中，多个电容器结构可以形成电容器结构的阵列，例如矩形阵列或者其他形式的阵列。

电容器结构可以从半导体基板202的顶表面延伸到半导体基板202的掺杂区内的下方位置。在一些实施例中，电容器结构是形成在沟槽中的深沟槽电容器。沟槽可通过一种或多种图案化工艺形成，包括光刻工艺、蚀刻工艺、任何合适的工艺或其组合。

取决于沟槽的形状，电容器结构的底部可以具有如图2所示的U形、V形或任何合适的形状。根据一些实施例，第一电极层204、层间介电层206和第二电极层208依次共形地形成在沟槽中，然后在沟槽的剩余部分中形成填充材料210并被第二电极层208包围。

第一电极层204和第二电极层208可以各自独立地由导电材料形成，并且第一电极层204和第二电极层208可以由相同的材料或不同的材料形成。层间介电层206可以由氧化硅、氮化硅、氮氧化硅、高k介电材料(例如，HfO₂、ZrO₂、La₂O₃、Al₂O₃、TiO₂)等或其组合形成。填充材料210可以由半导体材料形成，半导体材料包括硅或任何合适的材料。

如图2所示，第一电极层204可延伸至半导体基板202的顶表面(或上表面)之上。层间介电层206可以延伸超过第一电极层204的部分顶表面，并且可以暴露第一电极层204的端部。第二电极层208可以在层间介电层206的顶表面上方延伸。

在一些实施例中，第二电极层208的侧壁与层间介电层206的侧壁基本共平面。第一电极层204的侧壁可以超出层间介电层206的侧壁和第二电极层208的侧壁。采用这种方式，可以便于将电容器结构的两个电极(第一电极层204和第二电极层208)分别电性连接到不同的电压(例如分别连接到电源电压和接地)。在一个实施例中，第一电极层204和第二电极层208均具有沿着与半导体基板102的上表面或下表面基本平行的方向延伸的部分，以及还具有沿着与半导体基板102的上表面或下表面基本垂直的方向延伸的其他部分。在一个实施例中，第一电极层204和第二电极层208的沿着与半导体基板102的上表面或下表面基本垂直的方向延伸的其他部分的长度可以较长(长度大于第一电极层204和第二电极层208的沿着与半导体基板102的上表面或下表面基本平行的方向延伸的部分)，因此可以在占用较少半导体封装结构的平面尺寸(或平面面积)的情况下，充分利用高度方向上的空间来增加半导体封装结构的电容值，并且有利于半导体结构的小型化。而半导体封装结构的高度可以通过降低例如DRAM晶粒200d的高度来降低，因此半导体封装结构的高度更易于控制，所以采用本发明实施例的方式将在易于半导体封装结构的平面尺寸和高度的情况下显著的增加电容值，并且有利于半导体结构的小型化。

需要说明的是，图中所示的电极层(如第一电极层204和第二电极层208)的层数和层间介电层(如层间介电层206)的层数仅是示例性的，并且不旨在限制本发明。例如，电容器结构可以包括设置在第二电极层208和填充材料210之间的附加层间介电层和附加电极层。

如图2所示，根据一些实施例，电容器晶粒200a包括设置在电容器结构上方的多个导电柱214和设置在导电柱214上方的导电层216。导电柱214与导电层216可分别类似于图1所示的导电柱114与导电层116，在此不再赘述。在一个实施例中，第二电极层208可以通过导电柱214和导电层216等连接到一个电极(例如电源电压)，第一电极层204可以通过其他导电柱、导电层等连接到另一个电极(例如接地)。或者，第二电极层208可以通过导电柱214和导电层216等连接到一个电极(例如接地)，第一电极层204可以通过其他导电柱、导电层等连接到另一个电极(例如电源电压)。第一电极层204的侧壁可以超出层间介电层206的侧壁和第二电极层208的侧壁，以与其他导电柱、导电层等连接。

根据一些实施例，电容器晶粒200a包括设置在半导体基板202上方并且围绕导电柱214的介电层212。介电层212可以从第二电极层208的顶表面延伸至第一电极层204的顶表面，并且可以覆盖填充材料210的顶表面和层间介电层206的侧壁。介电层212可由介电材料形成，包括氧化硅、氮化硅、氮氧化硅等或其组合。介电层212的侧壁可以与半导体基板202的侧壁基本共面。

如图2所示，DRAM晶粒200b、200c和200d可以堆叠在电容器晶粒200a之上。根据一些实施例，DRAM晶粒200b包括晶粒基板120、延伸穿过晶粒基板120的多个通孔122和设置在晶粒基板120下方的晶粒重分布层118。晶粒基板120、通孔122和晶粒重分布层118在上文关于图1进行了描述，并且将不再重复。在一个实施例中，电容器晶粒200a可以只是包括电容器(例如不包括晶体管等主动装置)，DRAM晶粒200b、200c和200d可以只是包括存储器(例如不包括电容器等被动装置)，从而方便生产制造以及堆叠配置的灵活性和易于替换，以满足不同的设计需求。在一个实施例中，电容器晶粒200a除了包括电容器之外，还可以包括晶体管等主动(或有源)装置，以实现更加多样的设计，满足不同的设计需求。在一个实施例中，DRAM晶粒200b、200c和200d中的至少一个还可以包括电容器等被动装置，以实现更加多样的设计，满足不同的设计需求。

根据一些实施例，半导体封装结构200包括设置在DRAM晶粒200b上方以将DRAM晶粒200b电耦接到DRAM晶粒200c的重分布层124。半导体封装结构200包括多个导电连接器126以连接重新分布层124和DRAM晶粒200c。重分布层124和导电连接器126在上面关于图1进行了描述，并且将不再重复。在一个实施例中，半导体封装结构200还可以包括多个电容器晶粒，例如多个电容器晶粒200a。在一个实施例中，半导体封装结构100可以包括一个或多个电容器晶粒100a(图1所示)，以及一个或多个电容晶粒200a，等等。

根据本发明的实施例，通过将电容器晶粒200a与DRAM晶粒200b、200c和200d集成，可以实现半导体封装结构200的高电容值，并且可以增加设计灵活性。本实施例的上述设置可以无需占用半导体封装结构的平面位置，从而避免增加(或减少增加)半导体封装结构的平面尺寸，以达到较高的电容值。此外，本实施例的上述设置还可以使得电容器与功能晶粒(例如SoC晶粒、半导体晶粒等)的电性连接路径更短，从而提高信号传输速度和效率，满足更高速的应用场景。在一个实施例中，电容器晶粒200a的高度例如为5-20微米(例如为10微米)，从而可以在少量增加半导体封装结构200的高度的情况下，大量减少半导体封装结构200的平面尺寸。在一个实施例中，可以将DRAM晶粒200d的高度相应降低，例如通过平坦化等制程将DRAM晶粒200d的上表面降低，降低的尺寸可以大致等于电容器晶粒200a的高度，从而在不增加半导体封装结构的高度的情况下，大量减少半导体封装结构的平面尺寸，并且大量增加大量减少半导体封装结构的电容值，以满足更多的应用场景和需求，并且有利于半导体结构的小型化。

一个或多个电容器晶粒与一个或多个DRAM晶粒的集成结构，例如半导体封装结构100、半导体封装结构200或其组合，可用于各种结构，以下是一些例子。

图3是根据本发明的一些实施例的半导体封装结构400的剖视图。需要说明的是，半导体封装结构400可以包括与图1所示的半导体封装结构100或图2所示的半导体封装结构200相同或相似的部件，为了简单起见，将不再详细讨论那些部件。

如图3所示，根据一些实施例，半导体封装结构400包括垂直堆叠的第一封装结构400a和第二封装结构400b。根据一些实施例，第一封装结构400a包括一个或多个半导体晶粒408。在一些实施例中，半导体晶粒408包括系统单芯片(system-on-chip，SoC)晶粒、逻辑器件、存储器件、射频(radio frequency，RF)器件等或其组合。例如，半导体晶粒408可以包括微控制单元(micro control unit，MCU)晶粒、微处理器单元(microprocessor unit，MPU)晶粒、电源管理集成电路(power management integrated circuit，PMIC)晶粒、全球定位系统(global positioning system，GPS)设备、加速处理单元(acceleratedprocessing unit，APU)晶粒、中央处理器(central processing unit，CPU)晶粒、图形处理单元(graphics processing unit，GPU)晶粒、输入输出(input-output，IO)晶粒、动态随机存取存储器(dynamic random access memory，DRAM)控制器、静态随机存取存储器(staticrandom-access memory，SRAM)、高带宽存储器(high bandwidth memory，HBM)等或其组合。

在一些实施例中，第一封装结构400a还包括与半导体晶粒408相邻的一个或多个无源组件(未示出)，例如电阻器、电容器、电感器等或其组合。应当注意，半导体晶粒408仅出于说明目的而被示出，并且第一封装结构400a可以包括更多或更少的半导体晶粒408。半导体晶粒408可以包括相同或不同的器件。

如图3所示，根据一些实施例，第一封装结构400a包括与半导体晶粒408相邻的多个导电柱410。导电柱410可由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛、氮化钨)、掺杂多晶硅等、其合金或其组合。导电柱410可以具有锥形侧壁。

如图3所示，根据一些实施例，第一封装结构400a包括围绕半导体晶粒408和导电柱410的模塑料412。模塑料412可以保护半导体晶粒408和导电柱410免受环境影响，从而防止这些部件由于例如应力、化学品和/或湿气而损坏。模塑料412可包括非导电材料，例如可模制聚合物、环氧树脂、树脂等或其组合。

如图3所示，根据一些实施例，第一封装结构400a包括第一重分布层402和第二重分布层406，第一重分布层402和第二重分布层406分别设置在半导体晶粒408的相对侧上。第一重分布层402和第二重分布层406可以各自包括设置在一个或多个钝化层中的一个或多个导电层。导电层可以由导电材料形成。在一些实施例中，钝化层包括聚合物层，例如聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧树脂等或其组合。或者，钝化层可包括介电层，介电层包括氧化硅、氮化硅、氮氧化硅等或其组合。

半导体晶粒408可以设置在第二重分布层406下面，并且模塑料412可以在半导体晶粒408和第一重分布层402之间延伸。导电柱410可以延伸穿过模塑料412并且可以将第一重分布层402电耦接到第二重分布层406。如图3所示，导电柱410的宽度可以在从第一重分布层402到第二重分布层406的方向上减小。

如图3所示，根据一些实施例，第一封装结构400a包括设置在第一重分布层402下方并电耦接到第一重分布层402的多个凸块结构404。凸块结构404可以包括微凸块、受控塌陷芯片连接(C4)凸块、焊球、球栅阵列(BGA)球等或其组合。凸块结构404可以由导电材料形成。

第一封装结构400a可以通过多个导电连接器414连接到第二封装结构400b。导电连接器414可以包括微凸块、可控塌陷芯片连接(C4)凸块、焊球、球栅阵列(BGA))球、焊盘等，或它们的组合。导电连接器414可以由导电材料形成。导电连接器414可以例如可以是Cu-Cu(铜-铜)的连接方式。导电连接器414可以根据需要替换为其他的导电连接结构，例如导电凸块、微凸块、焊球，等等。也即基板416与第二重分布层406可以透过导电连接结构(例如导电连接器、导电凸块、微凸块、焊球等)连接或电性连接。此外，在一个实施例中，半导体封装结构400包括第一封装结构400a和第二封装结构400b，半导体封装结构400还包括设置在第一封装结构400a和第二封装结构400b之间的导电连接结构(例如导电连接器、导电凸块、微凸块、焊球等)；可选的，导电连接结构可以由模塑料、填充材料等树脂或聚合物材料围绕；导电连接结构用于电性连接第一封装结构400a和第二封装结构400b。

如图3所示，根据一些实施例，第二封装结构400b包括基板416。基板416可以具有设置在金属间电介质(inter-metal dielectric，IMD)层中的布线结构。在一些实施例中，布线结构包括导电焊盘、导电通孔、导电线、导电柱等或其组合。布线结构可以由导电材料形成。在一些实施例中，IMD层可由有机材料形成，例如聚合物基板、非有机材料，包括氮化硅、氧化硅、氮氧化硅等，或其组合。

如图3所示，根据一些实施例，第二封装结构400b包括电容器晶粒418和DRAM晶粒420，它们堆叠在基板416上方并电耦接到基板416的布线结构。电容器晶粒418和DRAM晶粒420可以通过基板416和第二重分布层406的布线结构电耦接到半导体晶粒408。电容器晶粒418和DRAM晶粒420的配置在上面关于图1和图2进行了描述。在一个实施例中，电容器晶粒418可以是(或包括)例如图1中的电容器晶粒100a和/或图2中的电容器晶粒200a。在一个实施例中，电容器晶粒418可以包括一个或多个电容器晶粒100a(图1所示)，以及一个或多个电容晶粒200a(图2所示)，等等。在一个实施例中，电容器晶粒418可以包括或不包括晶体管等主动(或有源)装置，以提升设计的灵活性。在一个实施例中，DRAM晶粒420可以包括图1中的DRAM晶粒100b等和/或图2中的DRAM晶粒200b等，具体的DRAM晶粒的数量和配置可根据需求自由设计。

与设置在其他位置(例如第一重分布层402下方)的电容器相比，根据本发明的与DRAM晶粒420集成的电容器晶粒418可以通过更短的路径电耦接到半导体晶粒408。此外，电容器晶粒418的尺寸不会受到封装结构400a尺寸的限制，因此可实现半导体封装结构400的高电容值，并可增加设计弹性，并且有利于半导体结构的小型化。在一个实施例中，电容器晶粒418可以只是包括电容器(例如不包括晶体管等主动装置)，DRAM晶粒420可以只是包括存储器(例如不包括电容器等被动装置)，从而方便生产制造以及堆叠配置的灵活性和易于替换，以满足不同的设计需求。通过图3这种实施例的设置，将电容器晶粒418设置在基板416与DRAM晶粒420之间，可以使电容器晶粒418受到较好的保护，基板416可以提供机械强度和刚性的保护，并且电容器晶粒418与功能晶粒(例如半导体晶粒408)之间的电性连接路径较短(例如电容器晶粒418通过基板416、导电连接器414、第二重分布层406电性连接到导体晶粒408)，可以高速和高效率的传输信号。

图4是根据本发明的一些实施例的半导体封装结构500的剖视图。需要说明的是，半导体封装结构500可以包括与图3所示的半导体封装结构400相同或相似的部件，为了简单起见，将不再详细讨论这些部件。

如图4所示，根据一些实施例，半导体封装结构500包括封装基板502。封装基板502可以具有布置在金属间电介质(IMD)层中的布线结构。在一些实施例中，布线结构包括导电焊盘、导电通孔、导电线、导电柱等或其组合。布线结构可以由导电材料形成。在一些实施例中，IMD层可以由有机材料(例如聚合物基板)，非有机材料(包括氮化硅、氧化硅、氮氧化硅等)，或其组合形成。

根据一些实施例，半导体封装结构500包括设置在封装基板502下方并且电耦接到封装基板502的布线结构的多个凸块结构504。凸块结构504可以包括微凸块、受控塌陷芯片连接(C4)凸块、焊球、球栅阵列(BGA)球等或其组合。凸块结构504可以由导电材料形成。

如图4所示，根据一些实施例，半导体封装结构500包括设置在封装基板502上方的中介层基板(interposer substrate)506。中介层基板506可以具有设置在金属间电介质(IMD)层中的布线结构。中介层基板506的布线结构可以通过多个凸块结构508电连接到封装基板502的布线结构。中介层基板506可以包括与封装基板502相同或相似的部件，凸块结构508可与凸块结构504相似，在此不再赘述。

根据一些实施例，半导体封装结构500包括设置在中介层基板506上方的半导体晶粒510。半导体晶粒510可以通过多个凸块结构512电耦接到中介层基板506的布线结构。半导体晶粒510可以包括与如图4所示的电容器晶粒418的组件相同或相似的组件，凸块结构512可与凸块结构504类似，在此不再赘述。

根据一些实施例，半导体封装结构500包括系统单芯片(SoC)晶粒514和DRAM晶粒520、522、524、526，它们垂直堆叠在中介层基板506上方并与半导体晶粒510相邻。SoC晶粒514可以包括一个或多个电容器晶粒。在一些实施例中，SoC晶粒514包括逻辑晶粒和电容器晶粒。DRAM晶粒520、522、524、526可各自包括存储器晶粒和电容器晶粒。仅出于说明目的示出四个DRAM晶粒520、522、524和526，并且半导体封装结构500可以包括更多或更少的DRAM晶粒。在一个实施例中，中介层基板506可以用于将半导体晶粒510与SoC晶粒514电性连接，例如半导体晶粒510与SoC晶粒514通过中介层基板506中的布线结构电性连接。中介层基板506还可以用于将半导体晶粒510与封装基板502电性连接，以及用于将SoC晶粒514与封装基板502电性连接。在一个实施例中，DRAM晶粒522、524、526可以包括存储器晶粒和电容器晶粒，以提供更高的电容值和设计灵活性。在一个实施例中，DRAM晶粒522、524、526可以只是存储器晶粒，晶粒520可以只是电容器晶粒，从而将电容器设置在DRAM晶粒522、524、526之下的晶粒502之中，从而方便生产制造及灵活的堆叠设置。本实施例的上述设置可以无需占用半导体封装结构的平面位置，从而避免增加(或减少增加)半导体封装结构的平面尺寸，以达到较高的电容值。此外，本实施例的上述设置还可以使得电容器与功能晶粒(例如SoC晶粒、半导体晶粒等)的电性连接路径更短，从而提高信号传输速度和效率，满足更高速的应用场景。

SoC晶粒514和DRAM晶粒520、522、524、526可以通过其间的多个凸块结构516和其中的多个通孔518电耦接到中介层基板506，并且可以通过凸块结构516和插入基板506电耦接到半导体晶粒510。凸块结构516可以类似于凸块结构512，通孔518可以类似于图1中所示的通孔122，在此不再赘述。

根据一些实施例，半导体封装结构500还可以包括围绕SoC晶粒514和DRAM晶粒520、522、524、526的模塑料(未示出)。模塑料可以保护SoC晶粒514和DRAM晶粒520、522、524、526免受环境影响，从而防止这些组件由于例如应力、化学品和/或湿气而损坏。模塑料可包括非导电材料，例如可模制聚合物、环氧树脂、树脂等或其组合。

通过集成包括存储器晶粒和电容器晶粒的DRAM晶粒520、522、524、526，可以实现半导体封装结构500的高电容值，并且可以增加设计灵活性，并且有利于半导体结构的小型化。

图5是根据本发明的一些实施例的半导体封装结构600的剖视图。需要说明的是，半导体封装结构600可以包括与图3所示的半导体封装结构400相同或相似的部件，为了简单起见，将不再详细讨论这些部件。

如图5所示，根据一些实施例，半导体封装结构600包括垂直堆叠在基板602上方的第一封装结构600a和第二封装结构600b。基板602可以具有设置在金属间电介质(IMD)层中的布线结构。在一些实施例中，布线结构包括导电焊盘、导电通孔、导电线、导电柱等或其组合。布线结构可以由导电材料形成。在一些实施例中，IMD层可由有机材料(例如聚合物基板)、非有机材料(包括氮化硅、氧化硅、氮氧化硅等)，或其组合形成。

根据一些实施例，第一封装结构600a包括设置在基板602上方的第一重分布层606，第一重分布层606通过多个凸块结构604电耦接到基板602。凸块结构604可类似于图3所示的凸块结构404，在此不再赘述。

第一重分布层606可以包括设置在一个或多个钝化层中的一个或多个导电层。导电层可以由导电材料形成。在一些实施例中，钝化层包括聚合物层，例如聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧树脂等或其组合。或者，钝化层可包括介电层，介电层包括氧化硅、氮化硅、氮氧化硅等或其组合。

根据一些实施例，第一封装结构600a包括设置在第一重分布层606上方的半导体晶粒608。在一些实施例中，半导体晶粒608包括系统单芯片(SoC)晶粒、逻辑器件、存储器件、射频(RF)器件等或其组合。例如，半导体晶粒608可以包括微控制单元(MCU)晶粒、微处理器单元(MPU)晶粒、电源管理集成电路(PMIC)晶粒、全球定位系统(GPS)设备、加速处理单元(APU)芯片、中央处理器(CPU)芯片、图形处理单元(GPU)芯片、输入输出(IO)芯片、动态随机存取存储器(DRAM)控制器、静态随机存取存储器(SRAM)、高带宽存储器(HBM)等或其组合。

在一些实施例中，第一封装结构600a包括与半导体晶粒608相邻的一个或多个无源组件(未示出)，例如电阻器、电容器、电感器等或其组合。此外，第一封装结构600a可以包括一个以上的半导体晶粒608。

根据一些实施例，第一封装结构600a包括与半导体晶粒608相邻的多个导电柱610。导电柱610可以由导电材料形成。根据一些实施例，第一封装结构600a包括围绕半导体晶粒608和导电柱610的模塑料612。模塑料612可以保护半导体晶粒608和导电柱610免受环境影响，从而防止这些部件由于例如应力、化学物质和/或湿气而损坏。在一些实施例中，模塑料612包括非导电材料，例如可模制聚合物、环氧树脂、树脂等或其组合。

如图5所示，根据一些实施例，第一封装结构600a包括设置在半导体晶粒608上方并覆盖模塑料612的第二重分布层614。导电柱610可以延伸穿过模塑料612并将第一重分布层606电耦接到第二重分布层614。第二重分布层614可以包括与第一重分布层606相同或相似的成分，在此不再赘述。

第一封装结构600a可以通过多个导电连接器616连接到第二封装结构600b。导电连接器616可以包括微凸块、可控塌陷芯片连接(C4)凸块、焊球、球栅阵列(BGA)球、焊盘等，或它们的组合。导电连接器616可以由导电材料形成。导电连接器也可以称为导电连接结构，导电连接结构可以包括设置在第一封装结构600a上的，也可以包括设置在第二封装结构600b上的，也可以仅有设置在第一封装结构600a或第二封装结构600b上的；图5所示的导电连接器616仅为举例，第一封装结构600a与第二封装结构600b可以通过任何形式的导电连接结构进行电性连接。

如图5所示，根据一些实施例，第二封装结构600b包括基板618。基板618可以具有设置在金属间电介质(IMD)层中的布线结构。在一些实施例中，布线结构包括导电焊盘、导电通孔、导电线、导电柱等或其组合。布线结构可以由导电材料形成。在一些实施例中，IMD层可由有机材料(例如聚合物基板)、非有机材料(包括氮化硅、氧化硅、氮氧化硅等)，或其组合形成。

根据一些实施例，第二封装结构600b包括电容器晶粒620和DRAM晶粒622，它们堆叠在基板618上方并且电耦接到基板618的布线结构。电容器晶粒620和DRAM晶粒622可以通过基板618和第二重分布层614的布线结构电耦接到半导体晶粒608。电容器晶粒620和DRAM晶粒622的配置在上面关于图1和图2进行了描述。在一个实施例中，电容器晶粒620可以是(或包括)例如图1中的电容器晶粒100a和/或图2中的电容器晶粒200a。在一个实施例中，电容器晶粒620可以包括一个或多个电容器晶粒100a(图1所示)，以及一个或多个电容晶粒200a(图2所示)，等等。在一个实施例中，电容器晶粒620可以包括或不包括晶体管等主动(或有源)装置，以提升设计的灵活性。在一个实施例中，DRAM晶粒622可以包括图1中的DRAM晶粒100b等和/或图2中的DRAM晶粒200b等，具体的DRAM晶粒的数量和配置可根据需求自由设计。

第二封装结构600b包括设置在基板618上方的模塑料624。模塑料624可以围绕电容器晶粒620和DRAM晶粒622并覆盖DRAM晶粒622的顶表面，从而防止这些部件由于例如应力、化学物质和/或湿气而损坏。模塑料624可包括非导电材料，例如可模制聚合物、环氧树脂、树脂等或其组合。

第二封装结构600b还可以包括电容器结构626，设置在基板618下方并且电耦接到基板618的布线结构。从而进一步提高半导体封装结构600的电容值，满足更多的应用场景，并且有利于半导体结构的小型化。

通过集成电容器晶粒620与动态随机存取存储器晶粒622，可实现半导体封装结构600的高电容值，并可增加设计弹性。在一个实施例中，电容器晶粒620可以只是包括电容器(例如不包括晶体管等主动装置)，DRAM晶粒622可以只是包括存储器(例如不包括电容器等被动装置)，从而方便生产制造以及堆叠配置的灵活性和易于替换，以满足不同的设计需求。在一个实施例中，将电容器晶粒620设置在基板618与DRAM晶粒622之间，可以使电容器晶粒620受到较好的保护，基板618可以提供机械强度和刚性的保护，并且电容器晶粒620与功能晶粒(例如半导体晶粒608)之间的电性连接路径较短(例如电容器晶粒620通过基板618、导电连接器616、第二重分布层614电性连接到导体晶粒608)，可以高速和高效率的传输信号。在一个实施例中，DRAM晶粒622可以只是存储器晶粒(例如仅有存储器晶粒而没有电容器等)，电容器晶粒620可以只是电容器晶粒(例如仅有电容器而没有存储器晶粒、半导体晶粒、SoC晶粒等)，从而将电容器设置在DRAM晶粒622之下的电容器晶粒502之中，本发明实施例的堆叠集成设置方式可以方便生产制造及灵活的堆叠设置，并且可以在不增加或少量增加半导体封装结构的高度的情况下，减少平面尺寸的占用，并且实现大量增加半导体封装结构的电容值的目的，具有较佳的设计灵活性和更优的场景适用性，并且有利于半导体结构的小型化。

综上所述，根据本发明的半导体封装结构包括集成电容器晶粒和DRAM晶粒。电容器晶粒包括多个电容器结构。因此，可实现半导体封装结构的高电容值，并可增加设计灵活性。在一个实施例中，本发明实施例的电容器晶粒可以将以上实施例中的任意一个或多个电容器结构进行组合或结合使用，例如在一个实施例中，电容器晶粒包括图1中电容器晶粒100a中的一个或多个电容器结构与图2中电容器晶粒100a中的一个或多个电容器结构；例如电容器晶粒包括图1中电容器晶粒100a中的一个或多个电容器结构与图2中电容器晶粒100a中的一个或多个电容器结构，以及其他的电容器结构；等等方式。本发明实施例通过将电容器晶粒设置在动态随机存取存储器晶粒下方，因此可以将电容器晶粒和动态随机存取存储器晶粒堆叠集成设置，采用这种方式可以无需占用半导体封装结构的平面位置，从而避免增加(或减少增加)半导体封装结构的平面尺寸，以达到较高或更高的电容值，并且有利于半导体结构的小型化。

此外，根据一些实施例，集成的电容器晶粒和DRAM晶粒使电容器晶粒通过较短的路径电耦接到半导体晶粒。此外，电容器晶粒的尺寸不会受到半导体封装结构尺寸的限制，从而进一步增加半导体封装结构的电容。

本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该设备和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (20)

1.一种半导体封装结构，其特征在于，包括：

动态随机存取存储器晶粒；

电容器晶粒，设置在该动态随机存取存储器晶粒下方，包括：并排排列的多个电容器结构；以及多个第一导电柱，设置在该多个电容器结构之上并电耦接到该动态随机存取存储器晶粒；以及

模塑料，围绕该电容器晶粒和该动态随机存取存储器晶粒。

2.如权利要求1所述的半导体封装结构，其特征在于，该电容器晶粒还包括：

半导体基板，其中该多个电容器结构设置在该半导体基板上方；以及

介电层，设置于该半导体基板上方，并围绕该多个电容器结构与该多个第一导电柱。

3.如权利要求2所述的半导体封装结构，其特征在于，每个电容器结构包括：

第一电极层；

电容器单元，设置在该第一电极层上；以及

第二电极层，设置在该电容器单元之上。

4.如权利要求3所述的半导体封装结构，其特征在于，该电容器晶粒还包括多个第二导电柱，该多个第二导电柱延伸穿过该半导体基板并电性连接该第一电极层。

5.如权利要求1所述的半导体封装结构，其特征在于，该电容器晶粒包括：

半导体基板，其中该多个电容器结构延伸至该半导体基板内；以及

介电层，覆盖该多个电容器结构并围绕该多个第一导电柱。

6.如权利要求5所述的半导体封装结构，其特征在于，该电容器结构包括第一电极层、层间介电层、第二电极层以及填充材料。

7.如权利要求1所述的半导体封装结构，其特征在于，该动态随机存取存储器晶粒包括电性耦接至该多个第一导电柱的晶粒重分布层。

8.如权利要求1所述的半导体封装结构，其特征在于，还包括设置在该动态随机存取存储器晶粒上并电连接到该动态随机存取存储器晶粒的另一动态随机存取存储器晶粒。

9.一种半导体封装结构，其特征在于，包括：

基板，包括布线结构；

电容器晶粒，设置在该基板上方并包括多个电容器结构；

动态随机存取存储器晶粒，堆叠在该电容器晶粒上并电耦接到该电容器晶粒；

第一模塑料，设置在该基板之上并且围绕该电容器晶粒和该动态随机存取存储器晶粒；以及

半导体晶粒，通过该基板的该布线结构电耦接到该电容器晶粒和该动态随机存取存储器晶粒。

10.如权利要求9所述的半导体封装结构，其特征在于，该电容器晶粒与该动态随机存取存储器晶粒堆叠于该基板的第一表面上，该半导体晶粒设置于该基板的第二表面下方，其中该第二表面与该第一表面相对。

11.如权利要求10所述的半导体封装结构，其特征在于，还包括第一重布线层，设置于该半导体芯片与该基板之间，并将该半导体晶粒电性耦接至该基板的该布线结构。

12.如权利要求11所述的半导体封装结构，其特征在于，还包括：

第二模塑料，围绕该半导体晶粒；

第二重布线层，设置于该第二模塑料下方；以及

导电柱，延伸穿过该第二模塑料并将该第一重分布层电耦接至该第二重分布层。

13.如权利要求9所述的半导体封装结构，其特征在于，该电容器晶粒与该动态随机存取存储器晶粒堆叠于该基板的第一表面上，且该半导体晶粒设置于该基板的第一表面上且邻近该电容器晶粒。

14.如权利要求13所述的半导体封装结构，其特征在于，还包括封装基板，配置于该基板的第二表面下方，并电性耦接于该基板的该布线结构，其中该第二表面与该第一表面相对。

15.如权利要求13所述的半导体封装结构，其特征在于，该基板包括中介层基板。

16.一种半导体封装结构，其特征在于，包括：

第一封装结构，该第一封装结构包括半导体晶粒；

第二封装结构，堆叠在该第一封装结构上并且包括：基板；电容器晶粒，设置在该基板上方并电耦接到该半导体晶粒，其中该电容器晶粒包括并排布置的多个电容器结构；以及第一动态随机存取存储器晶粒，通过该电容器晶粒电耦接到该半导体晶粒。

17.如权利要求16所述的半导体封装结构，其特征在于，该第一封装体结构进一步包括第一重分布层和第二重分布层，该第一重分布层和该第二重分布层设置在该半导体晶粒的相对侧上并且电耦接到该半导体晶粒。

18.如权利要求16所述的半导体封装结构，其特征在于，该第二封装结构还包括：

第二动态随机存取存储器晶粒，设置在该第一动态随机存取存储器晶粒之上；以及

模塑料，围绕该电容器晶粒、该第一动态随机存取存储器晶粒和该第二动态随机存取存储器晶粒。

19.如权利要求18所述的半导体封装结构，其特征在于，该第一动态随机存取存储器晶粒包括电耦接到该第二动态随机存取存储器晶粒的第一通孔。

20.如权利要求16所述的半导体封装结构，其特征在于，该第二封装结构还包括附加电容器结构，该附加电容器结构设置于该基板下方且电性耦接该半导体晶粒。