CN115357078A

CN115357078A - 一种提高瞬态响应能力的ldo电路

Info

Publication number: CN115357078A
Application number: CN202211004607.8A
Authority: CN
Inventors: 唐鹤; 陈海山; 张启帆; 彭析竹
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2022-08-22
Filing date: 2022-08-22
Publication date: 2022-11-18
Anticipated expiration: 2042-08-22
Also published as: CN115357078B

Abstract

本发明属于线性电源领域，具体涉及一种低压差线性稳压器(LDO)电路。本发明结构在传统LDO电路的基础上在误差放大器和功率管之间插入一个结构简单的新型缓冲级，增加对功率管栅极寄生电容的驱动能力，同时分裂栅极处的极点，有利于LDO获得更大的带宽。本发明的目的是实现一种能够加快瞬态响应过程的新型LDO电路，尤其适用于给数字逻辑模块供电，输出端无外挂大电容的LDO应用场景。

Description

一种提高瞬态响应能力的LDO电路

技术领域

本发明属于线性电源领域，涉及一种加快瞬态响应的低压差线性稳压器(LDO)电路，尤其适用于给数字逻辑模块供电，输出端无外挂大电容的LDO，用于加快LDO在重载和轻载之间切换时的瞬态响应过程。

背景技术

传统LDO的工作原理是：如图1所示，输出端负载电流的变化会引起输出电压的变化，通过电阻串反馈网络检测输出电压的变化，并与基准电压进行比较；误差放大器将变化量放大来调节功率管的栅压，使得输出电压保持不变。为了获得大的负载调整率，LDO的功率管往往就需要有非常大的尺寸。

但问题是，大尺寸的功率管不可避免在其栅极会产生大的寄生电容，直接影响到LDO的瞬态特性，造成LDO输出端处出现较大的过冲、欠冲电压和较长的恢复时间。这种影响对输出端无外挂大电容的LDO尤为明显。大的栅极寄生电容就要求误差放大器有强的驱动能力，同时也很大程度限制了LDO获得大的带宽。

发明内容

针对上述传统LDO的瞬态响应问题，本发明提出一种能够提高瞬态响应能力的LDO，如图2所示通过在误差放大器和功率管之间插入一个结构简单的新型缓冲级，增加对功率管栅极寄生电容的驱动能力，同时分裂栅极处的极点，有利于LDO获得更大的带宽。尤其在LDO给数字逻辑模块提供电源电压的应用场景中，LDO的负载往往是变化较大的动态电流，因此本发明缓冲级的加入并不会带来大幅度的静态功耗。

本发明的技术方案为：

一种提高瞬态响应能力的LDO电路，包括误差放大器模块、缓冲器模块、反馈模块、补偿模块和功率管模块。

所诉误差放大器模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管。第一晶体管的栅极接第一偏置电压，第一晶体管的源极接输入电压，第一晶体管的漏极接第二晶体管的源极；第二晶体管的栅极接第二偏置电压，第二晶体管的漏极接第三和第四晶体管的源极；第三晶体管的栅极接参考电压，第三晶体管的源极接第五晶体管的漏极和第七晶体管的源极；第四晶体管的栅极接第一电阻的第一连接端，第四晶体管的漏极接第六晶体管的漏极和第八晶体管的源极；第五晶体管的源极接地，第五晶体管的栅极连接第三偏置电压；第六晶体管的栅极接第三偏置电压，第六晶体管的源极接地；第七晶体管的栅极接第四偏置电压，第七晶体管的漏极接第九晶体管的漏极；第八晶体管的栅极接第四偏置电压，第八晶体管的漏极接第十晶体管的漏极和十二晶体管的栅极；第九晶体管的栅极接第五偏置电压、第九晶体管的源极接第十一晶体管的漏极；第十晶体管的栅极接第五偏置电压、第十晶体管的源极接第十二晶体管的漏极；第十一晶体管的源极接输入电压，第十一晶体管的栅极接第十二晶体管的栅极；第十二晶体管的源极接输入电压；

所诉缓冲器模块包括第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管和第二十三晶体管。第十三晶体管的栅极连接第十四晶体管的栅极，第十三晶体管的源极接地，第十三晶体管的漏极接第十七晶体管的漏极；第十四晶体管的栅极接第十四晶体管的漏极和第十五晶体管的漏极，第十四晶体管的源极接地；第十五晶体管的栅极接第十六晶体管的栅极，第十五晶体管的源极接地；第十六晶体管的栅极接第十六晶体管的漏极和第二十一晶体管的漏极，第十六晶体管的源极接地；第十七晶体管的栅极接第十七晶体管的漏极和第十八晶体管的栅极，第十七晶体管的源极接输入电压；第十八晶体管的漏极接第二十一晶体管的源极和第二十三晶体管的漏极，第十八晶体管的源极接输入电压；第十九晶体管的栅极接第二偏置电压，第十九晶体管的源极接第二十晶体管的漏极，第十九晶体管的漏极接第十四晶体管的漏极；第二十晶体管的栅极接第一偏置电压，第二十晶体管的源极接输入电压；第二十一晶体管的栅极接第七晶体管的漏极，第二十一晶体管的漏极接第二十二晶体管的栅极；第二十二晶体管的源极接地，第二十二晶体管的漏极接第二十一晶体管的源极；第二十三晶体管的栅极接第一偏置电压，第二十三晶体管的源极接输入电压。

所诉反馈模块包括第一电阻和第二电阻，第一电阻的第一连接端接第二十四晶体管的漏极，第一电阻的第二连接端接第二电阻的第一连接端，第二电阻的第二连接端接地。

所诉功率管模块包括第二十四晶体管，第二十四晶体管的栅极接第二十一晶体管的漏极，第二十四晶体管的源极接输入电压。

所诉补偿模块包括第一电容，第一电容的第一连接端接第二十一晶体管的栅极，第一电容的第二连接端接第二十四晶体管的漏极；第二十四晶体管漏极、第一电容、第一电阻的连接点为LDO电路的输出端。

本发明的有益效果是：相比于一般用源随器做缓冲器结构的LDO，本发明加入的缓冲级结构，能够在LDO负载电流变化时，增加驱动功率管栅极寄生电容的电流，加快LDO瞬态响应过程，减小LDO输出端的过冲电压和欠冲电压，缩短LDO的恢复时间；同时，本发明加入的缓冲级结构具有更小的输出阻抗，有利于在LDO的设计中使用更大尺寸的功率管时，仍然能够保持LDO良好的稳定性。

附图说明

图1为传统LDO的系统框图；

图2为增加缓冲级LDO的系统框图；

图3为本发明提出的一种提高瞬态响应能力的LDO的具体电路示意图；

图4为一般源随缓冲器和本发明缓冲器结构对比示意图；

图5为本发明缓冲器小信号示意图。

具体实施方式

下面结合附图对本发明进行详细的描述：

如图3所示，本发明的一种提高瞬态响应能力的LDO电路，包括误差放大器模块、缓冲器模块、反馈模块、补偿模块和功率管模块。误差放大器模块包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12。第一晶体管M1的栅极接第一偏置电压Vb1，第一晶体管的源极接输入电压Vi，第一晶体管M1的漏极接第二晶体管M2的源极；第二晶体管M2的栅极接第二偏置电压Vb2，第二晶体管M2的漏极接第三晶体管M3和第四晶体管M4的源极；第三晶体管M3的栅极接参考电压Vref，第三晶体管M3的源极接第五晶体管M5的漏极和第七晶体管M7的源极；第四晶体管M4的栅极接第一电阻R1的第一连接端，第四晶体管M4的漏极接第六晶体管M6的漏极和第八晶体管M8的源极；第五晶体管M5的源极接地，第五晶体管M5的栅极连接第三偏置电压Vb3；第六晶体管M6的栅极接第三偏置电压Vb3，第六晶体管M6的源极接地；第七晶体管M7的栅极接第四偏置电压Vb4，第七晶体管M7的漏极接第九晶体管的漏极；第八晶体管M8的栅极接第四偏置电压Vb4，第八晶体管M8的漏极接第十晶体管M10的漏极和十二晶体管M12的栅极；第九晶体管M9的栅极接第五偏置电压Vb5、第九晶体管M9的源极接第十一晶体管M11的漏极；第十晶体管M10的栅极接第五偏置电压Vb5、第十晶体管M10的源极接第十二晶体管M12的漏极；第十一晶体管M11的源极接输入电压Vi，第十一晶体管M10的栅极接第十二晶体管M12的栅极；第十二晶体管M12的源极接输入电压Vi；缓冲器模块包括第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22和第二十三晶体管M23。第十三晶体管M13的栅极连接第十四晶体管M14的栅极，第十三晶体管M13的源极接地，第十三晶体管M13的漏极接第十七晶体管M17的漏极；第十四晶体管M14的栅极接第十四晶体管M14的漏极和第十五晶体管M15的漏极，第十四晶体管M14的源极接地；第十五晶体管M15的栅极接第十六晶体管M16的栅极，第十五晶体管M15的源极接地；第十六晶体管M16的栅极接第十六晶体管M16的漏极和第二十一晶体管M21的漏极，第十六晶体管M16的源极接地；第十七晶体管M17的栅极接第十七晶体管M17的漏极和第十八晶体管M18的栅极，第十七晶体管M17的源极接输入电压Vi；第十八晶体管M18的漏极接第二十一晶体管M21的源极和第二十三晶体管M23的漏极，第十八晶体管M18的源极接输入电压Vi；第十九晶体管M19的栅极接第二偏置电压Vb2，第十九晶体管M19的源极接第二十晶体管M20的漏极，第十九晶体管M19的漏极接第十四晶体管M14的漏极；第二十晶体管M20的栅极接第一偏置电压Vb1，第二十晶体管M20的源极接输入电压Vi；第二十一晶体管M21的栅极接第七晶体管M7的漏极，第二十一晶体管的漏极M21接第二十二晶体管M22的栅极；第二十二晶体管M22的源极接地，第二十二M22晶体管的漏极接第二十一晶体管M21的源极；第二十三晶体管M23的栅极接第一偏置电压Vb1，第二十三晶体管M23的源极接输入电压Vi。反馈模块包括第一电阻R1和第二电阻R2，第一电阻R1的第一连接端接第二十四晶体管M24的漏极，第一电阻R1的第二连接端接第二电阻R2的第一连接端，第二电阻R2的第二连接端接地。功率管模块包括第二十四晶体管M24，第二十四晶体管M24的栅极接第二十一晶体管M21的漏极，第二十四晶体管M24的源极接输入电压Vi。补偿模块包括第一电容Cc，第一电容Cc的第一连接端接第二十一晶体管M21的栅极，第一电容Cc的第二连接端接第二十四晶体管M24的漏极。

本发明适用于需要快速瞬态响应的LDO应用场景，尤其是针对在LDO输出端无法挂大电容的设计。通过在误差放大器和功率管之间加入缓冲级，增加对功率管栅极寄生电容的驱动能力，同时分裂栅极处的极点，有利于LDO获得更大的带宽，缩短瞬态响应的过程。但如果采用一般源随器作为缓冲器的话，如图4所示，由于PMOS管M18的栅极连接的是固定偏置电压，所以缓冲器对功率管栅极处寄生电容的转换速率是受限于PMOS管M18偏置电流Ib的。而本发明中缓冲器的结构，能够实现对PMOS管M18栅极电压Vy的动态偏置，以此提高缓冲器对功率管栅极处寄生电容的双向转换速率。另外，本发明中缓冲器的输出阻抗更低，能够使LDO获得更好的稳定性和带宽。下面将结合图4说明本发明中缓冲器的工作原理：

在缓冲器正向转换期间，NMOS管M16能够检测到流过源随管M21的电流会减小，结点Vx的电位会下降，通过NMOS管M15、NMOS管M14、NMOS管M13和NMOS管M17，使得极点Vy的电位下降，PMOS管M18的偏置电流增加；同时，结点Vx的电位会下降，使得NMOS管M22的电流减小。这样，在缓冲器正向转换期间，流入负载电容CL上的电流增加，缓冲器的正向转换速率增大。在缓冲器负向转换期间，NMOS管M16能够检测到流过源随管M21的电流会增加，结点Vx的电位会上升，通过NMOS管M15、NMOS管M14、NMOS管M13和NMOS管M17，使得极点Vy的电位上升，PMOS管M18的偏置电流减小；同时，结点Vx的电位会上升，使得NMOS管M22的电流增大。这样，在缓冲器负向转换期间，流出负载电容CL上的电流增加，缓冲器的负向转换速率增大。因此，本发明缓冲器能够提高功率管栅极处的双向转换速率。将NMOS管M15和M16尺寸之比调整为K1：K2，NMOS管M13和M14尺寸之比调整为K3：K4，NMOS管M17和M18尺寸之比调整为K5：K6，可以得到PMOS管M18的偏置电流Ib变化关系式：

其中，Ix为流过NMOS管M16的偏置电流。

另外，由于NMOS管M16、NMOS管M18和NMOS管M22构成了并联负反馈结构，使得本发明缓冲器的输出阻抗大大降低。忽略MOS管的寄生效应，结点Vy和结点Vx的增益之比Av_xy为：

图5为计算本发明缓冲器输出阻抗的小信号示意图。通过在输出端添加输入电流Iout，，可以求得输出阻抗Rout为：

其中，gm为MOS管的跨导，ro为MOS管的输出阻抗。

因为MOS管的g_mr_o的乘积会远大于1，所以输出阻抗能够取近似为：

可以看到，相比于一般的源随器，本发明缓冲级的输出阻抗缩小了

倍，有利于将功率管栅极处的极点推到更高频处，在加大LDO带宽的同时仍有较好的稳定性。

因此本发明结构的LDO通过提高功率管栅极的转换速率以及加大LDO的带宽的方式，加快了LDO瞬态响应过程，减小LDO输出端的过冲电压和欠冲电压，缩短LDO的恢复时间。

Claims

1.一种提高瞬态响应能力的LDO电路，其特征在于，包括误差放大器模块、缓冲器模块、反馈模块、补偿模块和功率管模块；误差放大器模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管；第一晶体管的栅极接第一偏置电压，第一晶体管的源极接输入电压，第一晶体管的漏极接第二晶体管的源极；第二晶体管的栅极接第二偏置电压，第二晶体管的漏极接第三和第四晶体管的源极；第三晶体管的栅极接参考电压，第三晶体管的源极接第五晶体管的漏极和第七晶体管的源极；第四晶体管的栅极接第一电阻的第一连接端，第四晶体管的漏极接第六晶体管的漏极和第八晶体管的源极；第五晶体管的源极接地，第五晶体管的栅极连接第三偏置电压；第六晶体管的栅极接第三偏置电压，第六晶体管的源极接地；第七晶体管的栅极接第四偏置电压，第七晶体管的漏极接第九晶体管的漏极；第八晶体管的栅极接第四偏置电压，第八晶体管的漏极接第十晶体管的漏极和十二晶体管的栅极；第九晶体管的栅极接第五偏置电压、第九晶体管的源极接第十一晶体管的漏极；第十晶体管的栅极接第五偏置电压、第十晶体管的源极接第十二晶体管的漏极；第十一晶体管的源极接输入电压，第十一晶体管的栅极接第十二晶体管的栅极；第十二晶体管的源极接输入电压；缓冲器模块包括第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管和第二十三晶体管；第十三晶体管的栅极连接第十四晶体管的栅极，第十三晶体管的源极接地，第十三晶体管的漏极接第十七晶体管的漏极；第十四晶体管的栅极接第十四晶体管的漏极和第十五晶体管的漏极，第十四晶体管的源极接地；第十五晶体管的栅极接第十六晶体管的栅极，第十五晶体管的源极接地；第十六晶体管的栅极接第十六晶体管的漏极和第二十一晶体管的漏极，第十六晶体管的源极接地；第十七晶体管的栅极接第十七晶体管的漏极和第十八晶体管的栅极，第十七晶体管的源极接输入电压；第十八晶体管的漏极接第二十一晶体管的源极和第二十三晶体管的漏极，第十八晶体管的源极接输入电压；第十九晶体管的栅极接第二偏置电压，第十九晶体管的源极接第二十晶体管的漏极，第十九晶体管的漏极接第十四晶体管的漏极；第二十晶体管的栅极接第一偏置电压，第二十晶体管的源极接输入电压；第二十一晶体管的栅极接第七晶体管的漏极，第二十一晶体管的漏极接第二十二晶体管的栅极；第二十二晶体管的源极接地，第二十二晶体管的漏极接第二十一晶体管的源极；第二十三晶体管的栅极接第一偏置电压，第二十三晶体管的源极接输入电压；反馈模块包括第一电阻和第二电阻，第一电阻的第一连接端接第二十四晶体管的漏极，第一电阻的第二连接端接第二电阻的第一连接端，第二电阻的第二连接端接地；功率管模块包括第二十四晶体管，第二十四晶体管的栅极接第二十一晶体管的漏极，第二十四晶体管的源极接输入电压；补偿模块包括第一电容，第一电容的第一连接端接第二十一晶体管的栅极，第一电容的第二连接端接第二十四晶体管的漏极；第二十四晶体管漏极、第一电容、第一电阻的连接点为LDO电路的输出端。