CN115333341A - 驱动电路、变换器及开关电源 - Google Patents

Abstract

本申请适用于开关电源领域，提供了一种驱动电路、变换器及开关电源。驱动电路的第一逻辑模块接收控制信号并输出第一逻辑信号。第一开关模块根据第一逻辑信号向变换器中的功率管输出第一驱动信号，以使功率管处于导通过程或关断过程。检测模块接收第一信号和第一逻辑信号，根据第一信号检测功率管是否结束米勒平台，并在结束米勒平台时根据第一信号和第一逻辑信号输出第一控制信号。第二逻辑模块根据第一控制信号输出第二逻辑信号。第二开关模块根据第二逻辑信号向功率管输出第二驱动信号，以使功率管完全导通或完全关断。本申请可以解决现有驱动电路在抑制变换器中开关节点因各种寄生引起的振铃时，由于没有兼容系统效率导致系统效率降低的问题。

Description

驱动电路、变换器及开关电源

技术领域

本申请属于开关电源技术领域，尤其涉及一种驱动电路、变换器及开关电源。

背景技术

开关电源是将输入能量转换成特定输出电压或输出电流的器件，其转换原理是通过驱动电路控制变换器中功率器件的导通和关断，进而使输入能量转换成特定输出电压或输出电流。变换器中的功率器件在导通和关断的瞬间，将会产生很大的电压或者电流突变，从而使开关电源产生很大的EMI（Electromagnetic Interference，电磁干扰）干扰和噪声。并且由于各种寄生的存在，变换器中的开关节点在功率器件的开关过程中会产生很大的振铃，将进一步增大开关电源的EMI干扰和噪声。为了改善开关电源的EMI性能、降低噪声，需要抑制变换器中的开关节点因各种寄生引起的振铃，但现有的驱动电路在抑制变换器中的开关节点因各种寄生引起的振铃时，由于没有兼容系统效率，导致系统效率降低。

发明内容

本申请实施例提供了一种驱动电路、变换器及开关电源，可以解决现有的驱动电路在抑制变换器中的开关节点因各种寄生引起的振铃时，由于没有兼容系统效率，导致系统效率降低的问题。

第一方面，本申请实施例提供了一种驱动电路，包括第一逻辑模块、第一开关模块、第二逻辑模块、第二开关模块和检测模块；所述第一逻辑模块分别与所述第一开关模块和所述检测模块电连接，所述第二逻辑模块分别与所述第二开关模块和所述检测模块电连接，所述第一开关模块、所述第二开关模块和所述检测模块均用于与所述变换器电连接；

所述第一逻辑模块用于接收控制信号，根据所述控制信号输出第一逻辑信号；所述第一开关模块用于根据所述第一逻辑信号向所述变换器中的功率管输出第一驱动信号，以使所述功率管处于导通过程或关断过程；所述检测模块用于接收第一信号和所述第一逻辑信号，根据所述第一信号检测所述功率管是否结束米勒平台阶段，并在所述功率管结束米勒平台阶段时，根据所述第一信号和所述第一逻辑信号输出第一控制信号，其中所述第一信号为所述变换器中开关节点处的电压信号；所述第二逻辑模块用于根据所述第一控制信号输出第二逻辑信号；所述第二开关模块用于根据所述第二逻辑信号输出第二驱动信号，以使所述功率管完全导通或完全关断；所述第二驱动信号的驱动能力高于所述第一驱动信号的驱动能力。

在第一方面的一种可能的实现方式中，所述第一逻辑模块包括第一逻辑单元和第二逻辑单元；所述第一逻辑单元分别与所述第一开关模块、所述检测模块、所述第二逻辑模块和所述第二开关模块电连接；所述第二逻辑单元分别与所述第一开关模块、所述检测模块、所述第二逻辑模块和所述第二开关模块电连接；

所述第一逻辑单元用于接收所述控制信号和所述第二逻辑信号，根据所述控制信号和所述第二逻辑信号输出第一逻辑子信号；所述第二逻辑单元用于接收所述控制信号和所述第二逻辑信号，根据所述控制信号和所述第二逻辑信号输出第二逻辑子信号；所述第一开关模块用于根据所述第一逻辑子信号和所述第二逻辑子信号输出所述第一驱动信号。

在第一方面的一种可能的实现方式中，所述第一开关模块包括第一开关单元和第二开关单元；所述第一开关单元分别与所述第一逻辑单元、所述检测模块、所述第二开关单元和所述变换器电连接，所述第二开关单元分别与所述第二逻辑单元、所述检测模块和所述变换器电连接；

所述第一开关单元用于接收所述第一逻辑子信号，根据所述第一逻辑子信号导通或关断；所述第二开关单元用于接收所述第二逻辑子信号，根据所述第二逻辑子信号导通或关断；当所述第一开关单元用于根据所述第一逻辑子信号关断时，所述第二开关单元用于根据所述第二逻辑子信号导通，并输出所述第一驱动信号；当所述第一开关单元用于根据所述第一逻辑子信号导通时，所述第二开关单元用于根据所述第二逻辑子信号关断，并输出所述第一驱动信号。

在第一方面的一种可能的实现方式中，所述检测模块包括检测单元、第一RS触发器和第二RS触发器；所述第一RS触发器的第一输入端与所述检测单元电连接，所述第一RS触发器的第二输入端分别与所述第一逻辑单元和所述第一开关单元电连接，所述第一RS触发器的输出端与所述第二逻辑模块电连接，所述第二RS触发器的第一输入端与所述检测单元电连接，所述第二RS触发器的第二输入端分别与所述第二逻辑单元和所述第二开关单元电连接，所述第二RS触发器的输出端与所述第二逻辑模块电连接，所述检测单元用于与所述变换器电连接；

所述检测单元用于接收所述第一信号，根据所述第一信号检测所述功率管是否结束米勒平台阶段，并在所述功率管结束米勒平台阶段时，根据所述第一信号输出第一检测信号和第二检测信号；所述第一RS触发器用于接收所述第一逻辑子信号和所述第一检测信号，根据所述第一逻辑子信号和所述第一检测信号输出第一控制子信号；所述第二RS触发器用于接收所述第二逻辑子信号和所述第二检测信号，根据所述第二逻辑子信号和所述第二检测信号输出第二控制子信号。

在第一方面的一种可能的实现方式中，所述检测单元包括第一电阻、第五开关管和第六开关管；

所述第五开关管的控制端与所述第六开关管的控制端均用于与所述变换器电连接，用于接收所述第一信号，所述第五开关管的第二导通端用于接收第一电压，所述第五开关管的第一导通端分别与所述第一电阻的第一端和所述第二RS触发器的第一输入端电连接，所述第一电阻的第二端分别与所述第六开关管的第一导通端和所述第一RS触发器的第一输入端电连接，所述第一电阻的第一端用于输出所述第二检测信号，所述第一电阻的第二端用于输出所述第一检测信号，所述第六开关管的第二导通端接地。

在第一方面的一种可能的实现方式中，所述第五开关管为PMOS管，所述第六开关管为NMOS管。

在第一方面的一种可能的实现方式中，所述第二逻辑模块包括第三逻辑单元和第四逻辑单元；所述第三逻辑单元分别与所述第一RS触发器的输出端、所述第二开关模块和所述第一逻辑单元电连接，所述第四逻辑单元分别与所述第二RS触发器的输出端、所述第二开关模块和所述第二逻辑单元电连接；

所述第三逻辑单元用于接收所述第一控制子信号，根据所述第一控制子信号输出第三逻辑子信号；所述第四逻辑单元用于接收所述第二控制子信号，根据所述第二控制子信号输出第四逻辑子信号；所述第一逻辑单元用于接收所述控制信号和所述第三逻辑子信号，根据所述控制信号和所述第三逻辑子信号输出第一逻辑子信号；所述第二逻辑单元用于接收所述控制信号和所述第四逻辑子信号，根据所述控制信号和所述第四逻辑子信号输出第二逻辑子信号。

在第一方面的一种可能的实现方式中，所述第二开关模块包括第三开关单元和第四开关单元；所述第三开关单元分别与所述第三逻辑单元、所述第一逻辑单元、所述第四开关单元和所述变换器电连接，所述第四开关单元分别与所述第四逻辑单元、所述第二逻辑单元和所述变换器电连接；

所述第三开关单元用于接收所述第三逻辑子信号，根据所述第三逻辑子信号导通或关断；所述第四开关单元用于接收所述第四逻辑子信号，根据所述第四逻辑子信号导通或关断；当所述第三开关单元用于根据所述第三逻辑子信号关断时，所述第四开关单元用于根据所述第四逻辑子信号导通，并输出所述第二驱动信号；当所述第三开关单元用于根据所述第三逻辑子信号导通时，所述第四开关单元用于根据所述第四逻辑子信号关断，并输出所述第二驱动信号。

第二方面，本申请实施例提供了一种变换器，包括第一方面任一项所述的驱动电路。

第三方面，本申请实施例提供了一种开关电源，包括第二方面任一项所述的变换器。

本申请实施例与现有技术相比存在的有益效果是：

本申请实施例提供了一种驱动电路，包括第一逻辑模块、第一开关模块、第二逻辑模块、第二开关模块和检测模块。其中第一逻辑模块用于接收控制信号，根据控制信号输出第一逻辑信号。第一开关模块用于根据第一逻辑信号向变换器中的功率管输出第一驱动信号，以使功率管处于导通过程或关断过程。检测模块用于接收第一信号和第一逻辑信号，根据第一信号检测功率管是否结束米勒平台阶段，并在功率管结束米勒平台阶段时，根据第一信号和第一逻辑信号输出第一控制信号，其中第一信号为变换器中开关节点处的电压信号。第二逻辑模块用于根据第一控制信号输出第二逻辑信号。第二开关模块用于根据第二逻辑信号向功率管输出第二驱动信号，以使功率管完全导通或完全关断，其中第二驱动信号的驱动能力高于第一驱动信号的驱动能力。

本申请通过驱动能力低的第一驱动信号控制功率管的导通过程或关断过程，进而控制第一信号的上升斜率或下降斜率，抑制了变换器中的开关节点因各种寄生引起的振铃；同时本申请通过检测模块判断变换器中的功率管是否结束米勒平台阶段，并在功率管结束米勒平台阶段时，通过驱动能力高的第二驱动信号驱动功率管，使功率管快速导通或关断，以减小系统损耗，提高系统效率。

可以理解的是，上述第二方面至第三方面的有益效果可以参见上述第一方面中的相关描述，在此不再赘述。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请一实施例提供的驱动电路的原理框图；

图2是本申请另一实施例提供的驱动电路的原理框图；

图3是本申请另一实施例提供的驱动电路的原理框图；

图4是本申请另一实施例提供的驱动电路的原理框图；

图5是本申请另一实施例提供的驱动电路的原理框图；

图6是本申请另一实施例提供的驱动电路的原理框图；

图7是Boost变换器的电路连接示意图；

图8是本申请另一实施例提供的驱动电路的电路连接示意图；

图9是本申请一实施例提供的驱动电路的时序图；

图10是本申请另一实施例提供的驱动电路的电路连接示意图；

图11是本申请另一实施例提供的驱动电路的时序图；

图12是Buck变换器的电路连接示意图；

图13是本申请另一实施例提供的驱动电路的电路连接示意图；

图14是本申请另一实施例提供的驱动电路的时序图；

图15是本申请另一实施例提供的驱动电路的电路连接示意图；

图16是本申请另一实施例提供的驱动电路的时序图。

图中：10、第一逻辑模块；11、第一逻辑单元；12、第二逻辑单元；20、第一开关模块；21、第一开关单元；22、第二开关单元；30、检测模块；31、第一RS触发器；32、检测单元；33、第二RS触发器；40、第二逻辑模块；41、第三逻辑单元；42、第四逻辑单元；50、第二开关模块；51、第三开关单元；52、第四开关单元；60、变换器。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。

应当理解，当在本申请说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

如在本申请说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当…时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。

另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

如图1所示，本申请实施例提供了一种驱动电路，包括第一逻辑模块10、第一开关模块20、第二逻辑模块40、第二开关模块50和检测模块30。第一逻辑模块10分别与第一开关模块20和检测模块30电连接。第二逻辑模块40分别与第二开关模块50和检测模块30电连接。第一开关模块20、第二开关模块50和检测模块30均用于与变换器60电连接。

具体的，第一逻辑模块10用于接收控制信号，根据控制信号输出第一逻辑信号。第一开关模块20用于根据第一逻辑信号向变换器60中的功率管输出第一驱动信号，以使功率管处于导通过程或关断过程。检测模块30用于接收第一信号和第一逻辑信号，根据第一信号检测功率管是否结束米勒平台阶段，并在功率管结束米勒平台阶段时，根据第一信号和第一逻辑信号输出第一控制信号，其中第一信号为变换器中开关节点处的电压信号。第二逻辑模块40用于根据第一控制信号输出第二逻辑信号。第二开关模块50用于根据第二逻辑信号向功率管输出第二驱动信号，以使功率管完全导通或完全关断，其中第二驱动信号的驱动能力高于第一驱动信号的驱动能力。

本申请通过驱动能力低的第一驱动信号控制功率管的导通过程或关断过程，进而控制第一信号的上升斜率或下降斜率，抑制了变换器中的开关节点因各种寄生引起的振铃；同时本申请通过检测模块30判断变换器60中的功率管是否结束米勒平台阶段，并在功率管结束米勒平台阶段时，通过驱动能力高的第二驱动信号驱动功率管，使功率管快速导通或关断，以减小系统损耗，提高系统效率。

需要说明的是，本申请实施例中的变换器60可以为Boost变换器或Buck变换器。Boost变换器的拓扑结构如图7所示，Boost变换器的开关节点为电感L1和功率管NFET的连接节点，Buck变换器的拓扑结构如图12所示，Buck变换器的开关节点为电感L2和功率管PFET的连接节点。

如图2所示，第一逻辑模块10包括第一逻辑单元11和第二逻辑单元12。第一逻辑单元11分别与第一开关模块20、检测模块30、第二逻辑模块40和第二开关模块50电连接。第二逻辑单元12分别与第一开关模块20、检测模块30、第二逻辑模块40和第二开关模块50电连接。

具体的，第一逻辑单元11用于接收控制信号和第二逻辑信号，根据控制信号和第二逻辑信号输出第一逻辑子信号。第二逻辑单元12用于接收控制信号和第二逻辑信号，根据控制信号和第二逻辑信号输出第二逻辑子信号。第一开关模块20用于根据第一逻辑子信号和第二逻辑子信号输出第一驱动信号。

示例性的，如图8、图10、图13、图15所示，第一逻辑单元11包括第一或非门H1和第一反相器F1。第一或非门H1的第一输入端用于接收控制信号NDPV/PDRV，第一或非门H1的第二输入端分别第二逻辑模块40和第二开关模块50电连接，第一或非门H1的输出端与第一反相器F1的输入端电连接，第一反相器F1的输出端分别与第一开关模块20和检测模块30电连接。其中第一反相器F1的输出端输出第一逻辑子信号GP_SLOW。

第二逻辑单元12包括第一与非门Y1和第二反相器F2。第一与非门Y1的第一输入端用于接收控制信号NDPV/PDRV，第一与非门Y1的第二输入端分别与第二逻辑模块40和第二开关模块50电连接，第一与非门Y1的输出端与第二反相器F2的输入端电连接，第二反相器F2的输出端分别与第一开关模块20和检测模块30电连接。其中第二反相器F2的输出端输出第二逻辑子信号GN_SLOW。

如图3所示，第一开关模块20包括第一开关单元21和第二开关单元22。第一开关单元21分别与第一逻辑单元11、检测模块30、第二开关单元22和变换器60电连接。第二开关单元22分别与第二逻辑单元12、检测模块30和变换器60电连接。

具体的，第一开关单元21用于接收第一逻辑子信号，根据第一逻辑子信号导通或关断。第二开关单元22用于接收第二逻辑子信号，根据第二逻辑子信号导通或关断。当第一开关单元21用于根据第一逻辑子信号关断时，第二开关单元22用于根据第二逻辑子信号导通，并输出第一驱动信号。当第一开关单元21用于根据第一逻辑子信号导通时，第二开关单元22用于根据第二逻辑子信号关断，并输出第一驱动信号。

示例性的，如图8、图13所示，第一开关单元21包括第一开关管M1。第一开关管M1的控制端分别与第一反相器F1的输出端和检测模块30电连接，第一开关管M1的第二导通端用于接收第二电压V2，第一开关管M1的第一导通端分别与第二开关单元22和变换器60电连接。

第二开关单元22包括第二开关管M2。第二开关管M2的控制端分别与第二反相器F2的输出端和检测模块30电连接，第二开关管M2的第一导通端分别与第一开关管M1的第一导通端和变换器60电连接，第二开关管M2的第二导通端接地。

进一步的，当驱动电路应用于Boost变换器时，为了进一步提升系统效率，如图10所示，第二开关单元22还包括第七开关管M7和第八开关管M8。第七开关管M7的第一导通端分别与第七开关管M7的控制端、第一开关管M1的第一导通端、第二开关管M2的第一导通端和变换器60电连接，第七开关管M7的第二导通端与第八开关管M8的第一导通端电连接，第八开关管M8的控制端与第二反相器F2的输出端电连接，第八开关管M8的第二导通端接地。

进一步的，当驱动电路应用于Buck变换器时，为了进一步提升系统效率，如图15所示，第一开关单元21还包括第九开关管M9和第十开关管M10。第九开关管M9的第二导通端用于接收第二电压V2，第九开关管M9的控制端与第一反相器F1的输出端电连接，第九开关管M9的第一导通端与第十开关管M10的第二导通端电连接，第十开关管M10的控制端分别与第十开关管M10的第一导通端、第一开关管M1的第一导通端、第二开关管M2的第一导通端和变换器60电连接。

需要说明的是，第一开关管M1为PMOS管，第一开关管M1的控制端为PMOS管的栅极，第一开关管M1的第二导通端为PMOS管的源极，第一开关管M1的第一导通端为PMOS管的漏极。第二开关管M2为NMOS管，第二开关管M2的控制端为NMOS管的栅极，第二开关管M2的第一导通端为NMOS管的漏极，第二开关管M2的第二导通端为NMOS的源极。第七开关管M7和第八开关管M8均为NMOS管，第七开关管M7的控制端为NMOS管的栅极，第七开关管M7的第一导通端为NMOS管的漏极，第七开关管M7的第二导通端为NMOS的源极。第八开关管M8的控制端为NMOS管的栅极，第八开关管M8的第一导通端为NMOS管的漏极，第八开关管M8的第二导通端为NMOS的源极。其中第七开关管M7的尺寸和第八开关管M8的尺寸均大于第二开关管M2的尺寸。第九开关管M9和第十开关管M10均为PMOS管，第九开关管M9的控制端为PMOS管的栅极，第九开关管M9的第一导通端为PMOS管的漏极，第九开关管M9的第二导通端为PMOS管的源极，第十开关管M10的控制端为PMOS管的栅极，第十开关管M10的第一导通端为PMOS管的漏极，第十开关管M10的第二导通端为PMOS管的源极，其中第九开关管M9的尺寸和第十开关管M10的尺寸均大于第一开关管M1的尺寸。

如图4所示，检测模块30包括检测单元32、第一RS触发器31和第二RS触发器33。第一RS触发器31的第一输入端与检测单元32电连接，第一RS触发器31的第二输入端分别与第一逻辑单元11和第一开关单元21电连接，第一RS触发器31的输出端与第二逻辑模块40电连接。第二RS触发器33的第一输入端与检测单元32电连接，第二RS触发器33的第二输入端分别与第二逻辑单元12和第二开关单元22电连接，第二RS触发器33的输出端与第二逻辑模块40电连接。检测单元32用于与变换器60电连接。

具体的，检测单元32用于接收第一信号，根据第一信号检测功率管是否结束米勒平台阶段，并在功率管结束米勒平台阶段时，根据第一信号输出第一检测信号和第二检测信号。第一RS触发器31用于接收第一逻辑子信号和第一检测信号，根据第一逻辑子信号和第一检测信号输出第一控制子信号。第二RS触发器33用于接收第二逻辑子信号和第二检测信号，根据第二逻辑子信号和第二检测信号输出第二控制子信号。

示例性的，如图8、图10、图13、图15所示，检测单元32包括第一电阻R1、第五开关管M5和第六开关管M6。第五开关管M5的控制端与第六开关管M6的控制端均用于与变换器60电连接，用于接收第一信号LX，第五开关管M5的第二导通端用于接收第一电压V1，第五开关管M5的第一导通端分别与第一电阻R1的第一端和第二RS触发器33的第一输入端电连接，第一电阻R1的第二端分别与第六开关管M6的第一导通端和第一RS触发器31的第一输入端电连接，第一电阻R1的第一端用于输出第二检测信号LX HIGH，第一电阻R1的第二端用于输出第一检测信号LX LOW，第六开关管M6的第二导通端接地。

需要说明的是，第五开关管M5为PMOS管，第五开关管M5的控制端为PMOS管的栅极，第五开关管M5的第一导通端为PMOS管的漏极，第五开关管M5的第二导通端为PMOS管的源极。第六开关管M6为NMOS管，第六开关管M6的控制端为NMOS管的栅极，第六开关管M6的第一导通端为NMOS管的漏极，第六开关管M6的第二导通端为NMOS管的源极。

示例性的，如图8、图10、图13、图15所示，第一RS触发器31包括第二或非门H2和第三或非门H3。第三或非门H3的第一输入端作为第一RS触发器31的第一输入端，分别与第一电阻R1的第二端和第六开关管M6的第一导通端电连接，第三或非门H3的第二输入端分别与第二或非门H2的输出端和第二逻辑模块40电连接，第三或非门H3的输出端与第二或非门H2的第一输入端电连接，第二或非门H2的第二输入端作为第一RS触发器31的第二输入端，与第一反相器F1的输出端电连接。

第二RS触发器33包括第二与非门Y2和第三与非门Y3。第三与非门Y3的第一输入端作为第二RS触发器33的第一输入端，分别与第五开关管M5的第一导通端和第一电阻R1的第一端电连接，第三与非门Y3的第二输入端分别与第二与非门Y2的输出端和第二逻辑模块40电连接，第三与非门Y3的输出端与第二与非门Y2的第一输入端电连接，第二与非门Y2的第二输入端作为第二RS触发器33的第二输入端，与第二反相器F2的输出端电连接。

如图5所示，第二逻辑模块40包括第三逻辑单元41和第四逻辑单元42。第三逻辑单元41分别与第一RS触发器31的输出端、第二开关模块50和第一逻辑单元11电连接。第四逻辑单元42分别与第二RS触发器33的输出端、第二开关模块50和第二逻辑单元12电连接。

具体的，第三逻辑单元41用于接收第一控制子信号，根据第一控制子信号输出第三逻辑子信号。第四逻辑单元42用于接收第二控制子信号，根据第二控制子信号输出第四逻辑子信号。第一逻辑单元11用于接收控制信号和第三逻辑子信号，根据控制信号和第三逻辑子信号输出第一逻辑子信号。第二逻辑单元12用于接收控制信号和第四逻辑子信号，根据控制信号和第四逻辑子信号输出第二逻辑子信号。

示例性的，如图8、图10、图13、图15所示，第三逻辑单元41包括第三反相器F3。第三反相器F3的输入端分别与第二或非门H2的输出端和第三或非门H3的第二输入端电连接，第三反相器F3的输出端分别与第一与非门Y1的第二输入端和第二开关模块50电连接，第三反相器F3的输出端输出第三逻辑子信号GP_FAST。第四逻辑单元42包括第四反相器F4。第四反相器F4的输入端分别与第二与非门Y2的输出端和第三与非门Y3的第二输入端电连接，第四反相器F4的输出端分别与第一或非门H1的第二输入端和第二开关模块50电连接，第四反相器F4的输出端输出第四逻辑子信号GN_FAST。

如图6所示，第二开关模块50包括第三开关单元51和第四开关单元52。第三开关单元51分别与第三逻辑单元41、第一逻辑单元11、第四开关单元52和变换器60电连接。第四开关单元52分别与第四逻辑单元42、第二逻辑单元12和变换器60电连接。

具体的，第三开关单元51用于接收第三逻辑子信号，根据第三逻辑子信号导通或关断。第四开关单元52用于接收第四逻辑子信号，根据第四逻辑子信号导通或关断。当第三开关单元51用于根据第三逻辑子信号关断时，第四开关单元52用于根据第四逻辑子信号导通，并输出第二驱动信号。当第三开关单元51用于根据第三逻辑子信号导通时，第四开关单元52用于根据第四逻辑子信号关断，并输出第二驱动信号。

示例性的，如图8、图10、图13、图15所示，第三开关单元51包括第三开关管M3。第三开关管M3的第二导通端用于接收第二电压V2，第三开关管M3的控制端分别与第三反相器F3的输出端和第一与非门Y1的第二输入端电连接，第三开关管M3的第一导通端分别与第四开关单元52和变换器60电连接。

第四开关单元52包括第四开关管M4。第四开关管M4的第一导通端分别与第三开关管M3的第一导通端和变换器60电连接，第四开关管M4的控制端分别与第四反相器F4的输出端和第一或非门H1的第二输入端电连接，第四开关管M4的第二导通端接地。

需要说明的是，第三开关管M3为PMOS管，第三开关管M3的控制端为PMOS管的栅极，第三开关管M3的第一导通端为PMOS管的漏极，第三开关管M3的第二导通端为PMOS管的源极。第四开关管M4为NMOS管，第四开关管M4的控制端为NMOS管的栅极，第四开关管M4的第一导通端为NMOS管的漏极，第四开关管M4的第二导通端为NMOS管的源极。其中，第三开关管M3的尺寸大于第一开关管M1的尺寸。第四开关管M4的尺寸大于第二开关管M2的尺寸。

为了使本申请表达的更清楚，当变换器60为Boost变换器时，结合图7、图8、图9、图10和图11详细介绍驱动电路的工作原理。

Boost变换器的拓扑结构如图7所示，主要包括功率管NFET、驱动电路、电感L1、续流二极管D1及输出电容Cout1。其中电感Lpara1、电感Lpara2、电容Cpara为封装、PCB走线、功率器件等的寄生电感和寄生电容。

对于Boost变换器，减慢功率管NFET在米勒平台阶段的关断和导通速率，可以有效控制第一信号LX的上升斜率和下降斜率，并抑制开关节点处因各种寄生引起的振铃，其中开关节点为电感L1与功率管NFET的连接节点，即图7中第一信号LX所在的节点。当功率管NFET结束米勒平台阶段时，加快功率管NFET的关断和导通速率，以提高系统的效率。图8为应用于Boost变换器的驱动电路，其工作时序如图9所示，当控制信号NDRV由低电平变为高电平时，第一逻辑子信号GP_SLOW和第三逻辑子信号GP_FAST立即变为高电平，第一开关管M1和第三开关管M3关断，随后第二逻辑子信号GN_SLOW变为高电平，第二开关管M2导通，并输出第一驱动信号，第二开关管M2的驱动能力较低，此时NGATE信号为第一驱动信号，NGATE信号在较小的驱动作用下缓慢减小，当NGATE信号减小到功率管NFET对应的电流小于等于电感L1的电流时，第一信号LX开始往上增加，这时功率管NFET进入米勒平台阶段，由于此时仍以驱动能力低的第二开关管M2驱动，所以第一信号LX的上升斜率可以被控制得比较小，流向寄生电感Lpara1和续流二极管D1的电流的速率di/dt也可以被控制得比较小，因此在寄生电感Lpara1上产生的电压Lpara1*di/dt也很小，从而可以抑制开关节点处的振铃。当第一信号LX上升到接近于输出电压Vout时（即第一信号LX升高至大于V1-VSG(M5)时，其中V1=Vout，VSG(M5)为第五开关管M5的栅源之间的电压），功率管NFET结束米勒平台阶段，此时第五开关管M5关断，第六开关管M6导通，第二检测信号LX HIGH变为低电平，经第二RS触发器33锁定输出低电平，第四逻辑子信号GN_FAST变为高电平，第四开关管M4导通，并输出第二驱动信号，第二驱动信号的驱动能力高于第一驱动信号的驱动能力。此时NGATE信号为第二驱动信号，NGATE信号在较大驱动的作用下迅速拉至低电位，并使功率管NFET迅速关断，减少损耗，提高系统效率。在第一信号LX的上升过程中，功率管NFET结束米勒平台阶段时即为第一信号LX升高至输出电压Vout附近，通过检测单元32即可以实现精准地、自适应地判断功率管NFET结束米勒平台阶段的时刻。

当控制信号NDRV由高电平变为低电平时，第二逻辑子信号GN_SLOW和第四逻辑子信号GN_FAST立即变为低电平，第二开关管M2、第四开关管M4关断，随后第一逻辑子信号GP_SLOW变为低电平，第一开关管M1导通，并输出第一驱动信号，第一开关管M1的驱动能力较低，此时NGATE信号为第一驱动信号，NGATE信号在较小的驱动作用下缓慢增大，当NGATE信号增大到功率管NFET对应的电流大于等于电感L1的电流时，第一信号LX开始往下减小，这时功率管NFET进入米勒平台阶段，由于此时仍以驱动能力低的第一开关管M1驱动，所以第一信号LX的下降斜率可以被控制得比较小，流向寄生电感Lpara2的电流的速率di/dt也可以被控制得比较小，因此在寄生电感Lpara2上产生的电压Lpara1*di/dt也很小，从而可以抑制开关节点处的振铃。当第一信号LX下降到接近于0电压时（即第一信号LX降低至VGS(M6)时，VGS(M6)为第六开关管M6的栅源之间的电压），功率管NFET结束米勒平台阶段，此时第五开关管M5导通，第六开关管M6关断，第一检测信号LX LOW 变为高电平，经第一RS触发器31锁定输出高电平，则第三逻辑子信号GP_FAST变为低电平，第三开关管M3导通，并输出第二驱动信号，第二驱动信号的驱动能力高于第一驱动信号的驱动能力。此时NGATE信号为第二驱动信号，NGATE信号在较高的驱动作用下迅速升至高电位，并使功率管NFET迅速导通，减小损耗，提高了系统的效率。在第一信号LX的下降过程中，功率管NFET结束米勒平台阶段时即为第一信号LX电压降低至0电压附近，通过检测单元32即可以实现精准地、自适应地判断功率管NFET结束米勒平台阶段的时刻。

功率管NFET在进入米勒平台阶段之前，是通过驱动能力低的第二开关管M2驱动，因此在进入米勒平台阶段之前的这个阶段将维持比较长的时间，而且Boost变换器的输入电压越高，时间越长，这将严重影响系统的效率。为了进一步提升系统效率，在第二开关单元22中设置了第七开关管M7和第八开关管M8，如图10所示，工作时序如图11所示。其工作原理为：当控制信号NDRV由低电平变为高电平时，第一逻辑子信号GP_SLOW和第三逻辑子信号GP_FAST立即变为高电平，第一开关管M1、第三开关管M3关断，随后第二逻辑子信号GN_SLOW变为高电平，第二开关管M2导通，第二开关管M2的驱动能力较低，此时第七开关管M7和第八开关管M8也导通，第七开关管M7和第八开关管M8的驱动能力高于第二开关管M2的驱动能力，并输出第一驱动信号，NGATE信号为第一驱动信号，NGATE信号在第七开关管M7和第八开关管M8的作用下很快降低至功率管NFET的米勒平台电压处，如图11所示，第一信号LX开始往上增加，此后第七开关管M7和第八开关管M8不再起作用，NGATE信号在第二开关管M2的驱动下缓慢降低，所以第一信号LX的上升斜率可以被控制得比较小，流向寄生电感Lpara1和续流二极管D1的电流的速率di/dt也可以被控制得比较小，因此在寄生电感Lpara1上产生的电压Lpara1*di/dt也很小，从而可以抑制开关节点处的振铃。当第一信号LX上升到接近于输出电压Vout时（即第一信号LX升高至大于V1-VSG(M5)时，其中V1=Vout，VSG(M5)为第五开关管M5的栅源之间的电压），功率管NFET结束米勒平台阶段，此时第五开关管M5关断，第六开关管M6导通，第二检测信号LX HIGH变为低电平，经第二RS触发器33锁定输出低电平，第四逻辑子信号GN_FAST变为高电平，第四开关管M4导通，并输出第二驱动信号，第二驱动信号的驱动能力大于第一驱动信号的驱动能力，此时NGATE信号为第二驱动信号，NGATE信号在较大驱动的作用下迅速拉至低电位，并使功率管NFET迅速关断，减少损耗，提高系统效率。在第一信号LX的上升过程中，功率管NFET结束米勒平台阶段时即为第一信号LX升高至输出电压Vout附近，通过检测单元32即可以实现精准地、自适应地判断功率管NFET结束米勒平台阶段的时刻。

控制信号NDRV由高变低的工作原理与上述控制信号NDRV由高变低的工作原理一致，此处不再赘述。第七开关管M7、第八开关管M8的作用使stage1的时间显著减小，如图11所示，减小了功率管NFET在关断过程中的损耗，从而极大的提高了系统的效率。

当变换器60为Buck变换器时，结合图12、图13、图14、图15和图16详细介绍驱动电路的工作原理。

Buck变换器的拓扑结构如图12所示，主要包括功率管PFET、驱动电路、电感L2、续流二极管D2及输出电容Cout1。

对于Buck变换器，减慢功率管PFET在米勒平台阶段的关断和导通速率，可以有效第一信号LX的上升斜率和下降斜率，并抑制开关节点处因各种寄生引起的振铃，其中开关节点为电感L2与功率管PFET的连接节点，即图12中第一信号LX所在的节点。当功率管PFET结束米勒平台阶段时，加快功率管PFET的关断和导通速率，以提高系统的效率。图13为应用于Buck变换器的驱动电路，其工作时序如图14所示，当控制信号PDRV由低电平变为高电平时，第一逻辑子信号GP_SLOW和第三逻辑子信号GP_FAST立即变为高电平，第一开关管M1、第三开关管M3关断，随后第二逻辑子信号GN_SLOW变为高电平，第二开关管M2导通，并输出第一驱动信号，第二开关管M2的驱动能力较低，此时PGATE信号为第一驱动信号，PGATE信号在较小的驱动作用下缓慢减小，当PGATE信号减小到功率管PFET对应的电流大于等于电感L2的电流时，第一信号LX开始往上增加，这时功率管PFET进入米勒平台阶段，由于此时仍以驱动能力低的第二开关管M2驱动，所以第一信号LX的上升斜率可以被控制得比较小，开关节点处的振铃也能被有效抑制。当第一信号LX上升到接近于Buck变换器的输入电压VDD时（即第一信号LX升高至大于V1-VSG(M5)时，其中V1=VDD，VSG(M5)为第五开关管M5的栅源之间的电压），功率管PFET结束米勒平台阶段，此时第五开关管M5关断，第六开关管M6导通，第二检测信号LX HIGH变为低电平，经第二RS触发器33锁定输出低电平，第四逻辑子信号GN_FAST变为高电平，第四开关管M4导通，并输出第二驱动信号，第二驱动信号的驱动能力高于第一驱动信号的驱动能力。此时PGATE信号为第二驱动信号，PGATE信号在较大驱动的作用下迅速拉至低电位，并使功率管PFET迅速导通，减少损耗，提高系统效率。在第一信号LX的上升过程中，功率管PFET结束米勒平台阶段时即为第一信号LX升高至输入电压VDD附近，通过检测单元32即可以实现精准地、自适应地判断功率管PFET结束米勒平台阶段的时刻。

当控制信号PDRV由高电平变为低电平时，第二逻辑子信号GN_SLOW和第四逻辑子信号GN_FAST立即变为低电平，第二开关管M2、第四开关管M4关断，随后第一逻辑子信号GP_SLOW变为低电平，第一开关管M1导通，并输出第一驱动信号，第一开关管M1的驱动能力较低，此时PGATE信号为第一驱动信号，PGATE信号在较小的驱动作用下缓慢增大，当PGATE信号增大到功率管PFET对应的电流小于等于电感L2的电流时，第一信号LX开始往下减小，这时功率管PFET进入米勒平台阶段，由于此时仍以驱动能力低的第一开关管M1驱动，所以第一信号LX的下降斜率可以被控制得比较小，开关节点处的振铃也能被有效控制。当第一信号LX下降到接近于0电压时（即第一信号LX降低至VGS(M6)时，VGS(M6)为第六开关管M6的栅源之间的电压），功率管PFET结束米勒平台阶段，此时第五开关管M5导通，第六开关管M6关断，第一检测信号LX LOW 变为高电平，经第一RS触发器31锁定输出高电平，则第三逻辑子信号GP_FAST变为低电平，第三开关管M3导通，并输出第二驱动信号，第二驱动信号的驱动能力高于第一驱动信号的驱动能力。此时PGATE信号为第二驱动信号，PGATE信号在较高的驱动作用下迅速升至高电位，并使功率管PFET迅速关断，减小损耗，提高了系统的效率。在第一信号LX的下降过程中，功率管PFET结束米勒平台阶段时即为第一信号LX电压降低至0电压附近，通过检测单元32即可以实现精准地、自适应地判断功率管PFET结束米勒平台阶段的时刻。

功率管PFET在进入米勒平台阶段之前，是通过驱动能力低的第一开关管M1驱动，因此在进入米勒平台阶段之前的这个阶段将维持比较长的时间，而且Buck变换器的输入电压越高，时间越长，这将严重影响系统的效率。为了进一步提升系统效率，在第一开关单元21中设置了第九开关管M9和第十开关管M10，如图15所示，工作时序如图16所示。其工作原理为：

当控制信号PDRV由高电平变为低电平时，第二逻辑子信号GN_SLOW和第四逻辑子信号GN_FAST立即变为低电平，第二开关管M2、第四开关管M4关断，随后第一逻辑子信号GP_SLOW变为低电平，第一开关管M1导通，第一开关管M1的驱动能力较低，此时第九开关管M9和第十开关管M10也导通，第九开关管M9和第十开关管M10的驱动能力高于第一开关管M1的驱动能力，并输出第一驱动信号，PGATE信号为第一驱动信号，PGATE信号在第九开关管M9和第十开关管M10的作用下很快升高至功率管PFET的米勒平台电压处，如图16所示，第一信号LX开始往下减小，此后第九开关管M9和第十开关管M10不再起作用，PGATE信号在第一开关管M1的驱动下缓慢升高，所以第一信号LX的下降斜率可以被控制得比较小，开关节点处的振铃也能被有效控制。当第一信号LX下降到接近于0电压时（即第一信号LX降低至VGS(M6)时，VGS(M6)为第六开关管M6的栅源之间的电压），功率管PFET结束米勒平台阶段，此时第五开关管M5导通，第六开关管M6关断，第一检测信号LX LOW 变为高电平，经第一RS触发器31锁定输出高电平，则第三逻辑子信号GP_FAST变为低电平，第三开关管M3导通，并输出第二驱动信号，第二驱动信号的驱动能力大于第一驱动信号的驱动能力，此时PGATE信号为第二驱动信号，PGATE信号在较高的驱动作用下迅速升至高电位，并使功率管PFET迅速关断，减小损耗，提高了系统的效率。在第一信号LX的下降过程中，功率管PFET结束米勒平台阶段时即为第一信号LX电压降低至0电压附近，通过检测单元32即可以实现精准地、自适应地判断功率管PFET结束米勒平台阶段的时刻。

PDRV控制信号由低变高的工作原理与上述PDRV控制信号由低变高的工作原理一致，此处不再赘述。

第九开关管M9和第十开关管M10的作用使stage2的时间显著减小，如16所示，减小了功率管PFET在关断过程中的损耗，从而极大的提高了系统的效率。

如图7、图12所示，本申请实施例还提供了一种变换器60，包括上述所述的驱动电路。变换器60中的驱动电路中的第一逻辑模块用于接收控制信号，根据控制信号输出第一逻辑信号。第一开关模块用于根据第一逻辑信号向变换器60中的功率管输出第一驱动信号，以使功率管处于导通过程或关断过程。检测模块用于接收第一信号和第一逻辑信号，根据第一信号检测功率管是否结束米勒平台阶段，并在功率管结束米勒平台阶段时，根据第一信号和第一逻辑信号输出第一控制信号，其中第一信号为变换器60中开关节点处的电压信号。第二逻辑模块用于根据第一控制信号输出第二逻辑信号。第二开关模块用于根据第二逻辑信号向功率管输出第二驱动信号，以使功率管完全导通或完全关断，其中第二驱动信号的驱动能力高于第一驱动信号的驱动能力。本申请实施例提供的变换器60通过驱动能力低的第一驱动信号控制功率管的导通过程或关断过程，进而控制第一信号的上升斜率或下降斜率，抑制了变换器60中的开关节点因各种寄生引起的振铃；同时本申请通过检测模块判断变换器60中的功率管是否结束米勒平台阶段，并在功率管结束米勒平台阶段时，通过驱动能力高的第二驱动信号驱动功率管，使功率管快速导通或关断，以减小系统损耗，提高系统效率。

本申请实施例还提供了一种开关电源，包括上述所述的变换器。本申请实施例提供的开关电源可以抑制开关节点因各种寄生产生的振铃，同时还可以减小系统损耗，提高系统效率。具体工作原理参照上述变换器以及上述驱动电路的工作原理的描述，此处不再赘述。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种驱动电路，其特征在于，包括第一逻辑模块、第一开关模块、第二逻辑模块、第二开关模块和检测模块；所述第一逻辑模块分别与所述第一开关模块和所述检测模块电连接，所述第二逻辑模块分别与所述第二开关模块和所述检测模块电连接，所述第一开关模块、所述第二开关模块和所述检测模块均用于与变换器电连接；

所述第一逻辑模块用于接收控制信号，根据所述控制信号输出第一逻辑信号；所述第一开关模块用于根据所述第一逻辑信号向所述变换器中的功率管输出第一驱动信号，以使所述功率管处于导通过程或关断过程；所述检测模块用于接收第一信号和所述第一逻辑信号，根据所述第一信号检测所述功率管是否结束米勒平台阶段，并在所述功率管结束米勒平台阶段时，根据所述第一信号和所述第一逻辑信号输出第一控制信号，其中所述第一信号为所述变换器中开关节点处的电压信号；所述第二逻辑模块用于根据所述第一控制信号输出第二逻辑信号；所述第二开关模块用于根据所述第二逻辑信号向所述功率管输出第二驱动信号，以使所述功率管完全导通或完全关断；所述第二驱动信号的驱动能力高于所述第一驱动信号的驱动能力。

2.根据权利要求1所述的驱动电路，其特征在于，所述第一逻辑模块包括第一逻辑单元和第二逻辑单元；所述第一逻辑单元分别与所述第一开关模块、所述检测模块、所述第二逻辑模块和所述第二开关模块电连接；所述第二逻辑单元分别与所述第一开关模块、所述检测模块、所述第二逻辑模块和所述第二开关模块电连接；

所述第一逻辑单元用于接收所述控制信号和所述第二逻辑信号，根据所述控制信号和所述第二逻辑信号输出第一逻辑子信号；所述第二逻辑单元用于接收所述控制信号和所述第二逻辑信号，根据所述控制信号和所述第二逻辑信号输出第二逻辑子信号；所述第一开关模块用于根据所述第一逻辑子信号和所述第二逻辑子信号输出所述第一驱动信号。

3.根据权利要求2所述的驱动电路，其特征在于，所述第一开关模块包括第一开关单元和第二开关单元；所述第一开关单元分别与所述第一逻辑单元、所述检测模块、所述第二开关单元和所述变换器电连接，所述第二开关单元分别与所述第二逻辑单元、所述检测模块和所述变换器电连接；

所述第一开关单元用于接收所述第一逻辑子信号，根据所述第一逻辑子信号导通或关断；所述第二开关单元用于接收所述第二逻辑子信号，根据所述第二逻辑子信号导通或关断；当所述第一开关单元用于根据所述第一逻辑子信号关断时，所述第二开关单元用于根据所述第二逻辑子信号导通，并输出所述第一驱动信号；当所述第一开关单元用于根据所述第一逻辑子信号导通时，所述第二开关单元用于根据所述第二逻辑子信号关断，并输出所述第一驱动信号。

4.根据权利要求3所述的驱动电路，其特征在于，所述检测模块包括检测单元、第一RS触发器和第二RS触发器；

所述第一RS触发器的第一输入端与所述检测单元电连接，所述第一RS触发器的第二输入端分别与所述第一逻辑单元和所述第一开关单元电连接，所述第一RS触发器的输出端与所述第二逻辑模块电连接，所述第二RS触发器的第一输入端与所述检测单元电连接，所述第二RS触发器的第二输入端分别与所述第二逻辑单元和所述第二开关单元电连接，所述第二RS触发器的输出端与所述第二逻辑模块电连接，所述检测单元用于与所述变换器电连接；

所述检测单元用于接收所述第一信号，根据所述第一信号检测所述功率管是否结束米勒平台阶段，并在所述功率管结束米勒平台阶段时，根据所述第一信号输出第一检测信号和第二检测信号；所述第一RS触发器用于接收所述第一逻辑子信号和所述第一检测信号，根据所述第一逻辑子信号和所述第一检测信号输出第一控制子信号；所述第二RS触发器用于接收所述第二逻辑子信号和所述第二检测信号，根据所述第二逻辑子信号和所述第二检测信号输出第二控制子信号。

5.根据权利要求4所述的驱动电路，其特征在于，所述检测单元包括第一电阻、第五开关管和第六开关管；

所述第五开关管的控制端与所述第六开关管的控制端均用于与所述变换器电连接，用于接收所述第一信号，所述第五开关管的第二导通端用于接收第一电压，所述第五开关管的第一导通端分别与所述第一电阻的第一端和所述第二RS触发器的第一输入端电连接，所述第一电阻的第二端分别与所述第六开关管的第一导通端和所述第一RS触发器的第一输入端电连接，所述第一电阻的第一端用于输出所述第二检测信号，所述第一电阻的第二端用于输出所述第一检测信号，所述第六开关管的第二导通端接地。

6.根据权利要求5所述的驱动电路，其特征在于，所述第五开关管为PMOS管，所述第六开关管为NMOS管。

7.根据权利要求4所述的驱动电路，其特征在于，所述第二逻辑模块包括第三逻辑单元和第四逻辑单元；所述第三逻辑单元分别与所述第一RS触发器的输出端、所述第二开关模块和所述第一逻辑单元电连接，所述第四逻辑单元分别与所述第二RS触发器的输出端、所述第二开关模块和所述第二逻辑单元电连接；

所述第三逻辑单元用于接收所述第一控制子信号，根据所述第一控制子信号输出第三逻辑子信号；所述第四逻辑单元用于接收所述第二控制子信号，根据所述第二控制子信号输出第四逻辑子信号；所述第一逻辑单元用于接收所述控制信号和所述第三逻辑子信号，根据所述控制信号和所述第三逻辑子信号输出第一逻辑子信号；所述第二逻辑单元用于接收所述控制信号和所述第四逻辑子信号，根据所述控制信号和所述第四逻辑子信号输出第二逻辑子信号。

8.根据权利要求7所述的驱动电路，其特征在于，所述第二开关模块包括第三开关单元和第四开关单元；所述第三开关单元分别与所述第三逻辑单元、所述第一逻辑单元、所述第四开关单元和所述变换器电连接，所述第四开关单元分别与所述第四逻辑单元、所述第二逻辑单元和所述变换器电连接；

所述第三开关单元用于接收所述第三逻辑子信号，根据所述第三逻辑子信号导通或关断；所述第四开关单元用于接收所述第四逻辑子信号，根据所述第四逻辑子信号导通或关断；当所述第三开关单元用于根据所述第三逻辑子信号关断时，所述第四开关单元用于根据所述第四逻辑子信号导通，并输出所述第二驱动信号；当所述第三开关单元用于根据所述第三逻辑子信号导通时，所述第四开关单元用于根据所述第四逻辑子信号关断，并输出所述第二驱动信号。

9.一种变换器，其特征在于，包括权利要求1-8任一项所述的驱动电路。

10.一种开关电源，其特征在于，包括权利要求9所述的变换器。

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