CN115296664A - 一种系统时钟合成电路 - Google Patents
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Abstract
本发明公开了一种系统时钟合成电路，涉及移动通信技术领域，包括：FPGA，用于接收GPS秒脉冲时钟信号，输出本地合成秒时钟信号，并产生GPS秒脉冲时钟信号和本地反馈时钟信号的相位差，处理器，用于对FPGA产生的相位差进行环路滤波，产生调整值发送给FPGA；处理器还用于产生初始化配置信息，恒温晶振OCXO，用于产生主参考时钟，时钟合成器，用于根据处理器产生的初始化配置信息初始化配置时钟合成器、并根据调整值发送给FPGA产生的配置信息和主参考时钟，产生本地反馈时钟信号及其它的系统同步时钟信号输出。该方法电路简化，拓补简单，布线容易，温度敏感器件仅存恒温晶振，提升了电路的灵敏度，降低了温度系数影响。
Description
技术领域
本发明涉及移动通信技术领域，更具体的涉及一种系统时钟合成电路。
背景技术
在无线通信系统中，定时和同步一直都是系统稳定工作保证的一个关键设计。在TDD系统中，考虑基站上下行时分复用，对定时的依赖性更强，为了避免基站间的干扰，协议中一直都是建议基站采用GPS授时作为全网同步的参考，协调全部基站的收发同步。近期随着PTP技术的成熟，基站也逐渐支持了通过传输网获取时间信息，将此作为GPS参考同步的补充。
无论GPS同步还是PTP同步，其输出的秒脉冲都不可避免存在抖动，为了尽可能消除抖动对系统的影响，也为了让系统时钟和定时的同步，一般都是本地通过一个数字锁相环重新合成系统时钟和本地秒定时。
在5G NR的3GPP协议38.104中规定了不同应用场景下，基站天线端口的时间定时要求，如图1所示。
为了实现这一需求，设备厂商有的采用自己设计电路，有的采用现成的模块。国内某知名晶振厂家为适配5G基站这一需求也推出了一系列不同等级的模块，内部结构基本一致，因其内部集成的恒温晶振级别不同而形成不同的守时等级，如其中模块cmxxA-ds129-10MHz的内部结构图如图2所示：
该系统时钟合成电路从顶层看与一般锁相环基本一致，由鉴相器、压控振荡器和环路滤波器组成。在该电路中鉴相器由可编程逻辑FPGA/CPLD(Field ProgrammableGateArray)实现，为了降低采样误差，鉴相器采用OCXO(Oven Controlled CrystalOscillator)的倍频时钟进行采样，鉴相结构以寄存器方式供处理器获取。压控振荡器由具有压控端的恒温晶振和高精度数模转换器组成，以达到数字控制的目的。
为了降低DAC(数模转换器)的量化误差和输出噪声，此处DAC的选型和供电稳定性尤为重要，因此还要辅以一个高精度和具有优良温度稳定度的电压源。GPS输出的秒脉冲具有优良的长期稳定度，但其短期稳定度完全受GPS接收机内置的晶振决定，目前受限于尺寸和成本，常规授时专用接收机输出PP1S的均方根离散度在30ns左右，99％统计离散度在60ns左右。相对鉴相频率1Hz，为了滤除这种变化，环路带宽需要设计在亚微Hz级别，因此一般都是采用软件实现。按照该框图结构，细化电路图3如所示：
该合成电路运行时，FPGA接收GPS接收机解析的秒脉冲信号，并与本地源于恒温晶振的高频时钟分频生成的本地秒进行比较，对二者的相位差进行采样并存储到片上内存中，兼顾鉴相采样的准确性和FPGA的工作速率，此处选用了307.2MHz时钟。
处理器通过中断方式每秒从FPGA内存读取超前或滞后的相位差采样值，并对数据进行数字滤波，滤波器之后的数据交由控制算法计算当前应该施加的压控值，并即刻配置给数模转换器以控制恒温晶振的频率，依此保持本地时钟和本地秒脉冲始终与GPS秒脉冲保持同步，并能过滤瞬态的GPS秒脉冲跳动。另外，在卫星信号不可用时，处理器还可根据当前和历史数据，对压控值进行修正，尽可能保证晶振在一定保持时间内的频率稳定性，以实现守时的功能。
运营商对通信基站的定时系统一般都会约束守时性能，这样即便GPS卫星信号短暂异常或GPS天线系统损坏时系统依然能尽可能的提供服务，而且不会对临站临区造成干扰，目前通用的设定门限是2-8小时。按照协议规定基站的定时错误至少要控制在±1.5us，可以据此大致推算出恒温晶振在失去同步参考源时的保持能力即失锁后的频率准确度要求，即1.5us/8小时/3600秒≈5.2*10e-11。系统要想达到既定指标，设计精度一定要优于这个指标，分辨率也一定要比这个指标更小，而这个锁定时调整分辨率主要由DAC的位数和恒温晶振的压控范围决定的，而守时或保持时，还受到晶振老化指标的影响，当然还有电源、温度这些因素也是设计电路时需要着重考虑的。
恒温晶振有一个重要指标是老化特性，即相比较其出厂频率，随工作时间的增加，频率特性的偏移。所以恒温晶振的压控范围还不能做的太小，否则很容易因为老化的影响，晶振输出频率不能覆盖标称频率，进而导致整个锁相环失锁。通信设备的设计寿命一般在10-15年，因此选择的恒温晶振压控范围一定要大于恒温晶振的10年老化率。
现有电路存在的问题是：
1、分辨率非常精细，恒温晶振的压控范围会比较小，因此启动时锁定会比较缓慢。另外，随着工作时间增加，老化特性会导致恒温晶振产生频率偏移，可能会造成标称频率会飘到晶振的压控范围外，此时整个环路无法正常工作。
2、电路集成度不高、各模拟器件累计误差比较大，而且容易受温度影响，影响整体精度。另外，电路精度高，对模拟信号的PCB布局布线有较高要求，稍有偏差会导致整体精度恶化。
3、电路的模拟器件多、电路集成度低，导致整个电路的成本很难降低。
发明内容
本发明实施例提供一种系统时钟合成电路，包括：
FPGA，用于接收GPS秒脉冲时钟信号，输出本地合成秒时钟信号，并产生GPS秒脉冲时钟信号和本地反馈时钟信号的相位差；
处理器，用于对FPGA产生的相位差进行环路滤波，产生调整值发送给FPGA；处理器还用于产生初始化配置信息；
恒温晶振OCXO，用于产生主参考时钟；
时钟合成器，用于根据处理器产生的初始化配置信息初始化配置时钟合成器、并根据调整值发送给FPGA产生的配置信息和主参考时钟，产生本地反馈时钟信号及其它的系统同步时钟信号输出。
优选地，FPGA设有实时频率调整字配置通道。
优选地，FPGA采用XILINX的XCZU7CG，内部集成了处理器。
优选地，时钟合成器采用Skyworks的SI5383。
优选地，处理器通过I2C总线对SI5383进行配置和状态查询。
优选地，初始化配置信息，包括：
初始化时钟合成器的锁相环的各分频计数器；
初始化时钟合成器的步进控制字；
初始化时钟合成器的输入输出频率。
优选地，步进控制字步长设定为0.025ppb。
优选地，本地反馈时钟信号采用的频率包括312.5MHz。
优选地，FPGA频率统计周期包括128秒。
本发明实施例提供一种系统时钟合成电路，与现有技术相比，其有益效果如下：
从方案上对电路进行优化，省去了高精度稳压源、高精度DAC，选择的恒温晶振也去掉了压控电路，电路成本得以缩减。新方案电路简化，拓补简单，布线容易，温度敏感器件仅存恒温晶振，提升了电路的灵敏度，降低了温度系数影响。DCO累加器选择的器件具有40bit，满足系统要求，为了便于系统简化，调整控制字步长设定为0.025ppb即2.5*10e-11分辨率；鉴相器采样频率采样频率越高越准确，但为了便于器件实现，此处设置为主流的312.5MHz，这样单独一次的采样误差约为±3.2ns。受鉴相器采样误差约±3.2ns和GPS输出秒脉冲±30ns内波动影响，需要拉长统计周期以降低误差影响，目前设定为最长128秒调整一次，再辅以滤波，统计误差可以克服到0.04ppb以下。从测试看，电路采用GPS作为参考分别验证按照1ppb步长递增和递减控制的频率精度控制，实测频率符合预期，压控线性度能控制在3％以内，完全优于采用恒温晶振压控电路本身就固有的±10％线性度。
附图说明
图1为本发明实施例提供的一种系统时钟合成电路的功能结构图；
图2为本发明实施例提供的一种系统时钟合成电路的时钟合成模块内部功能图；
图3为本发明实施例提供的一种系统时钟合成电路的典型基站内系统时钟合成电路；
图4为本发明实施例提供的一种系统时钟合成电路的DCO内部结构图；
图5为本发明实施例提供的一种系统时钟合成电路的步进精度测试结果；
图6为本发明实施例提供的一种系统时钟合成电路的环路锁定时的输出频率频率准确度；
图7为本发明实施例提供的一种系统时钟合成电路的环路锁定时的相位误差；
图8为本发明实施例提供的一种系统时钟合成电路的保持能力测试；
图9为本发明实施例提供的一种系统时钟合成电路的恒温晶振上电期间老化曲线。
图10为本发明实施例提供的一种系统时钟合成电路的验证平台系统框图；
图11为本发明实施例提供的一种系统时钟合成电路的FPGA顶层方框图；
图12为本发明实施例提供的一种系统时钟合成电路的状态转移图；
图13为本发明实施例提供的一种系统时钟合成电路的SI5383输出时钟配置；
图14为本发明实施例提供的一种系统时钟合成电路的锁相环A-C工作模式；
图15为本发明实施例提供的一种系统时钟合成电路的锁相环D工作模式。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见图1～9，本发明实施例提供一种系统时钟合成电路，该方法包括：
当前主流电路最主要的瓶颈在压控电路部分，即图3中虚框标识的部分，属于模拟控制，受先天电路特性影响，线性度差，误差大，如果能够数字化，就可以避开这些问题。随着工艺的进步和功能的细化，数控振荡器已经可以替代模拟压控这种方式，就可以客服当前的问题。
图4所示是一个标准的数控振荡器内部结构图，主要路径上就是一个标准的数字锁相环。但与普通数字锁相环电路，其反馈的环路相位累加器上增加了一个频率控制字步进调整接口，通过该接口可以对反馈环路上的小数分频部分进行调节，从而达到微调输出频率的目的，也就实现了数控压控振荡器的功能，本发明的主要特点就是采用该DCO设计替代图3中虚框所标识的电路。根据锁相环原理，锁定时输出频率计算公式如下：
为了达到线性度和更小分辨率，一般控制字只对分子进行调节，而分母是固定值。因此该调整的分辨率基本受整数Mn_D的位数决定，即1/Mn_D，根据之前要求电路达到10e-11精度要求，若按2的幂数取整，有：
n≥33bit
对于基站这种应用场景，对时钟准确率要求很高，Fref依然可以通过恒温晶振提供，只不过不需要恒温晶振具有压控端，也不受恒温晶振的长期老化率影响，规避了当前主流电路限制条件多的问题。
本专利的结构图确定如图1所示，与图3这种主流电路相比，选用了具有DCO功能的时钟合成器，取消了恒温晶振OCXO的压控端，去掉了数模转换器、高精度稳压源、压控电压的模拟滤波等电路：
结构图中各个模块实现不同的功能，其中：
FPGA：主要完成本地秒脉冲合成、参考秒脉冲和本地秒脉冲鉴相功能以及根据处理器的配置对时钟合成器进行修正，与主流电路相比增加了实时频率调整字配置通道；
ARM：周期性从FPGA模块获取参考秒脉冲和本地秒脉冲的相位差，并进行环路滤波，然后将调整值通过FPGA配置给时钟合成器；同时，对时钟合成器进行初始化配置，包括锁相环的各分频计数器、步进控制字以及各输入输出频率设置；
OCXO：恒温晶振负责产生稳定的参考频率，为整个系统提供一个相对稳定的参考源即短期稳定度足够高，与当前主流电路相比，不在需要压控端，对初始频率准确度也没有严苛的要求，对长期老化指标也没有严格的要求；
Clock Synthesizer：基于OCXO实现输出足够精确的频率输出，同时保证输出时钟优良的抖动特性，供系统及相关高速接口稳定工作。与主流电路相比，此处需要选用新型具有DCO功能的时钟合成芯片，且为了保证调整的精度，其内部的相位累机器位数必须足够多。
目前选择的器件调整DCO频率是通过控制增减频率引脚触发的，每一个脉冲会触发调整一个步长，目前FPGA对应逻辑实施了一个16位的计数器，按照当前设定的步长计算，16位计数器最大调整范围±2^16x2.5x10e-11≈±1.64ppm，还可以累计调整，这个远远大于模拟压控方式的调整范围，会极大加快整个环路的锁定收敛速度。
按照128S调整周期工作，常温下统计锁定GPS秒脉冲时的输出频率的稳定度如下：
可见统计周期内的频率稳定度波动在1ppb以内，远小于3GPP协议对5G宏基站基站时钟频率误差±0.05ppm的门限。
按照128S调整周期工作，常温下统计锁定到GPS秒脉冲下本地秒与GPS秒相位偏差的统计如图7所示：
统计周期内的相位误差均在100ns以内，符合3GPP协议对5G基站小于±1.5us的要求。
未进行任何补偿措施下强制该电路进入保持模式时，系统时钟的稳定度变化及相位差变化(参考GPS秒脉冲)如下：
时钟长期锁定到GPS下，根据每秒鉴相器和数控晶振调整值的统计推算出的恒温晶振的老化特性，可以进一步通过查表等方式对老化补偿提供依据，进而提升保持能力，如图9所示。
实施例：
图10是该专利的验证平台，处理器和可编程逻辑由XILINX的XCZU7CG实现，其内部集成了处理器。处理器上实现滤波、频率调节和时钟工作的状态转移，可编程逻辑实现鉴相器、本地秒合成功能以及为处理器实时控制时钟合成器提供适配逻辑。
时钟合成器选用了Skyworks的SI5383，其内部集成了三个锁相环，可以工作在自由运行、常规锁相环、数控晶振及保持等模式，ADI和Renesas也有类似芯片，在该验证时锁相环A/C/D分别工作在数控晶振、锁相环和自由运行模式。
根据时钟合成器SI5383及周边的原理图，其主参考时钟由恒温晶振提供，保持输出的短期稳定性，输出各频率系统时钟除了保证与GPS秒同步，还具备低抖动的性能，保障后级高速链路的稳定工作。
图11是FPGA顶层方框图，集成了处理器系统和扩展IO寄存器、鉴相器、秒合成器等逻辑功能模块。
图12是处理器软件运行的状态转移图，各状态主要根据GPS锁定状态、DCO锁定状态进行迁移。在状态1，2，3，4中涉及根据统计的秒相位差错误、频率错误值，对DCO进行修正，以达到实时跟踪锁定GPS秒的功能。
支撑整个验证系统涵盖了SI5383的模式配置、处理器上运行的调整和驱动程序、FPGA内部的鉴相器等相关逻辑等几个关键部分。
SI5383的模式配置
Si5383拥有业界最小尺寸和最低功耗的网络同步时钟，具备卓越的频率合成灵活性和超低抖动。集成的三个独立的DSPLL可分别配置为SyncE PLL、IEEE 1588DCO或通用PLL，适用于处理器/FPGA时钟。此外，SI5383 DCO模式可提供10e-12等级(ppt)的精确频率精度调解。Si5383设计独特，允许设备通过广泛的频率范围接收TCXO/OCXO参考时钟，而输出时钟抖动不会降低性能。处理器可通过串行接口可对Si5383进行配置，也可使用ClockBuilderPro软件对Si5383轻松编程固化，直接贴片使用。
本验证系统将SI5383的锁相环DSPLLD设置为自由运行模式即参考恒温晶振产生特定频率的输出时钟，其输出时钟提供给处于DCO工作模式的DSPLLA用于参考，输出245.76MHz等系统同步时钟。为方便系统其他应用，其中一路系统时钟输出传递给DSPLLC，合成高速以太网接口所需的156.25MHz工作时钟，并分发一路输出给FPGA用于合成本地秒以及供鉴相器使用。SI5383的时钟输出配置如图13所示：
3路锁相环的工作模式分别如图14和图15所示，其中DSPLLA工作于DCO模式，使能通过FINC/FDEC引脚触发脉冲调整频率的方式，其步进调整频率设置为0.025ppb左右，DSPLLC工作于锁相环模式，DSPLLD工作于自由运行模式：
处理器运行程序
处理器运行程序包括操作系统、驱动程序和应用软件三部分。
操作系统直接采用xilinx原厂提供的petalinux软件平台，生成时在Vivado平台直接对XCZU7CG的PS系统硬件进行例化剪裁，生成硬件。然后在petalinux编译环境，配置硬件、u-boot、kernel以及文件系统，最终编译生成映像。生成过程参考xilinx相关示例教程，此处略过。
处理器通过I2C总线对SI5383进行配置和状态查询，实现时在kernel设备树中对该I2C设备进行注册，然后在操作系统下通过ioctl方式对该设备进行访问。
以上公开的仅为本发明的几个具体实施例，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明的精神和范围，但是，本发明实施例并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围内。
Claims (9)
1.一种系统时钟合成电路，其特征在于，包括：
FPGA，用于接收GPS秒脉冲时钟信号，输出本地合成秒时钟信号，并产生GPS秒脉冲时钟信号和本地反馈时钟信号的相位差；
处理器，用于对FPGA产生的相位差进行环路滤波，产生调整值发送给FPGA；处理器还用于产生初始化配置信息；
恒温晶振OCXO，用于产生主参考时钟；
时钟合成器，用于根据处理器产生的初始化配置信息初始化配置时钟合成器、并根据调整值发送给FPGA产生的配置信息，根据配置信息和主参考时钟，产生本地反馈时钟信号和多个系统同步时钟信号。
2.如权利要求1所述的一种系统时钟合成电路，其特征在于，所述FPGA设有实时频率调整字配置通道。
3.如权利要求1所述的一种系统时钟合成电路，其特征在于，所述FPGA采用XILINX的XCZU7CG，内部集成了处理器。
4.如权利要求3所述的一种系统时钟合成电路，其特征在于，所述时钟合成器采用Skyworks的SI5383。
5.如权利要求4所述的一种系统时钟合成电路，其特征在于，所述处理器通过I2C总线对SI5383进行配置和状态查询。
6.如权利要求1所述的一种系统时钟合成电路，其特征在于，所述初始化配置信息，包括：
初始化时钟合成器的锁相环的各分频计数器；
初始化时钟合成器的步进控制字；
初始化时钟合成器的输入输出频率。
7.如权利要求6所述的一种系统时钟合成电路，其特征在于，所述步进控制字步长设定为0.025ppb。
8.如权利要求1所述的一种系统时钟合成电路，其特征在于，所述本地反馈时钟信号采用的频率为312.5MHz。
9.如权利要求1所述的一种系统时钟合成电路，其特征在于，所述FPGA频率统计周期为128秒。
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2022
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