CN115241188A - 场效应晶体管结构及其制作方法 - Google Patents

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Abstract

本公开提供一种场效应晶体管结构及其制作方法，涉及半导体技术领域。该场效应晶体管结构包括：衬底；导电层，形成于衬底上；第一介质层，形成于导电层的上表面；第一掺杂型半导体结构，形成于第一介质层的上表面；第二介质层，形成于第一掺杂型半导体结构的上表面；第二掺杂型半导体结构，形成于第二介质层的上表面；共享栅极结构，填充于第一介质层和第二介质层中，且环绕第一掺杂型半导体结构和第二掺杂型半导体结构，共享栅极结构与导电层接触。本公开可以缩小晶体管的占用空间。

Description

场效应晶体管结构及其制作方法
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种场效应晶体管结构及其制作方法。
背景技术
互补全包围栅圆柱体纳米线或纳米薄片场效应晶体管(Complementary FieldEffect Transistor，CFET)是将一对或多对P型晶体管和N型晶体管垂直交叉堆叠设置的晶体管。这种堆叠方式可以减小晶体管的占用面积，因此可以增加每单位面积的晶体管的密度。
在CFET中，由于P型晶体管和N型晶体管共用一个栅电极作为信号输入端，共用一个漏极作为信号输出端，源电极需要分别接地和供电电源，导致接线端子的布线需要占据较多空间，不利于晶体管占用空间的缩小。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术中的不足，提供一种场效应晶体管结构及其制作方法，可缩小晶体管的占用空间。
根据本公开的一个方面，提供一种场效应晶体管结构，包括：
衬底；
导电层，形成于所述衬底上；
第一介质层，形成于所述导电层的上表面；
第一掺杂型半导体结构，形成于所述第一介质层的上表面；
第二介质层，形成于所述第一掺杂型半导体结构的上表面；
第二掺杂型半导体结构，形成于所述第二介质层的上表面；
共享栅极结构，填充于第一介质层和所述第二介质层中，且环绕所述第一掺杂型半导体结构和所述第二掺杂型半导体结构，所述共享栅极结构与所述导电层接触。
可选的，所述导电层铺设在所述衬底上，所述导电层的两端外漏。
可选的，所述衬底的上部设置有凹槽，所述导电层形成于所述凹槽内，所述导电层的两端外漏。
可选的，所述凹槽的长度方向与所述第一掺杂型半导体结构的延伸方向平行或垂直。
可选的，还包括绝缘层；
所述绝缘层设置在所述衬底和所述导电层之间。
可选的，所述导电层的材质与所述共享栅极结构的材质相同。
可选的，所述第一介质层上形成有第一沟槽，部分所述共享栅极结构填充于所述第一沟槽内；
所述第二介质层上形成有第二沟槽，部分所述共享栅极结构填充于所述第二沟槽内。
可选的，还包括：
第一栅介质层，设置于所述第一掺杂型半导体结构部分表面；
第二栅介质层，设置于所述第二掺杂型半导体结构部分表面；
所述共享栅极结构与所述第一栅介质层接触以环绕所述第一掺杂型半导体结构；所述共享栅极结构与所述第二栅介质层接触以环绕所述第二掺杂型半导体结构。
可选的，在所述第二掺杂型半导体结构延伸方向上，所述共享栅极结构的长度和部分所述第二栅介质层的长度小于所述第二掺杂型半导体结构的长度，以露出所述第二掺杂型半导体结构两端的上表面；
在所述第一掺杂型半导体结构的延伸方向上，所述第二掺杂型半导体结构的长度和所述第二介质层的长度小于所述第一掺杂型半导体结构的长度，以露出所述第一掺杂型半导体结构两端的上表面。
可选的，还包括：
绝缘介质层，形成于所述第二介质层的侧壁以及所述共享栅极结构的上表面及侧壁。
可选的，所述第一掺杂型半导体结构和所述第二掺杂型半导体结构间隔设置有多对，多对所述第一掺杂型半导体结构和所述第二掺杂型半导体结构共用所述共享栅极结构。
根据本公开的一个方面，提供一种场效应晶体管结构的制作方法，包括：
提供衬底；
在所述衬底上沉积导电层；
在所述导电层上依次形成第一介质层、第一掺杂型半导体结构、第二介质层以及第二掺杂型半导体结构，所述第一介质层和所述第二介质层中形成有牺牲层；
去除所述牺牲层，并沉积环绕所述第一掺杂型半导体结构和所述第二掺杂型半导体结构的共享栅极结构，所述共享栅极结构与所述导电层接触。
可选的，在所述衬底上依次形成第一介质层、第一掺杂型半导体结构、第二介质层以及第二掺杂型半导体结构，包括：
在所述导电层上沉积第一介质层；
在所述第一介质层上形成第一沟槽，在所述第一沟槽内沉积第一牺牲层，所述第一牺牲层与所述导电层接触；
在所述第一介质层上形成第一掺杂型半导体结构，所述第一掺杂型半导体结构与所述第一牺牲层接触；
在所述第一掺杂型半导体结构上形成第二介质层，在所述第二介质层内形成第二沟槽，在所述第二沟槽内填充第二牺牲层，所述第二牺牲层与所述第一掺杂型半导体结构接触；
在所述第二介质层的上表面形成第二掺杂型半导体结构，所述第二掺杂型半导体结构与所述第二牺牲层接触。
可选的，在所述衬底上沉积导电层包括：
在所述衬底上刻蚀凹槽，在所述凹槽内沉积所述导电层。
可选的，沉积所述导电层的长度方向与形成所述第一掺杂型半导体结构的延伸方向平行或垂直。
可选的，去除所述牺牲层，并沉积环绕所述第一掺杂型半导体结构和所述第二掺杂型半导体结构的共享栅极结构，包括：
去除所述第一牺牲层和所述第二牺牲层，以暴露所述第一沟槽和所述第二沟槽；
在所述第一掺杂型半导体结构的部分表面沉积第一栅介质层；
在所述第二掺杂型半导体结构的部分表面沉积第二栅介质层；
沉积共享栅极结构，所述共享栅极结构填充所述第一沟槽及所述第二沟槽，且覆盖所述第二栅介质层上表面。
可选的，所述方法还包括：
在所述第一介质层上相应形成多个第一沟槽，在每个所述第一沟槽内沉积所述第一牺牲层；一个所述第一牺牲层对应一个所述第一掺杂型半导体结构；
在所述第二介质层内相应形成多个第二沟槽，所述第二沟槽与所述第一沟槽在所述衬底上的投影重合；每个所述第二沟槽上面对应一个所述第二掺杂型半导体结构。
可选的，去除第一牺牲层和第二牺牲层之前，所述制作方法还包括：
蚀刻位于相邻的两个所述第二掺杂型半导体结构之间的所述第二介质层和所述第一介质层，直到暴露出所述导电层。
可选的，还包括：
在所述导电层和所述衬底之间沉积绝缘层。
可选的，在所述第一介质层上形成第一掺杂型半导体结构之后，所述制作方法还包括：
在所述第一掺杂型半导体结构上形成第一掩膜层，所述第一掩膜层暴露出所述第一掺杂型半导体结构在延伸方向上的两端；
通过离子注入工艺在所述第一掺杂型半导体结构在延伸方向上的两端形成源漏区；
去除所述第一掩膜层。
可选的，在形成第二掺杂型半导体结构之后，所述制作方法还包括：
在所述第二掺杂型半导体结构上形成第二掩膜层，所述第二掩膜层暴露出所述第二掺杂型半导体结构在延伸方向上的两端；
通过离子注入工艺在所述第二掺杂型半导体结构在延伸方向上的两端形成源漏区；
去除所述第二掩膜层。
可选的，在去除第一牺牲层和第二牺牲层之后，所述制作方法还包括：
对所述第一掺杂型半导体结构和所述第二掺杂型半导体结构进行氧化处理及湿法腐蚀处理；
在预设温度下对所述第一掺杂型半导体结构和所述第二掺杂型半导体结构进行氢退火处理。
在本公开示例性实施方式中，通过在衬底上设置与共享栅极结构接触的导电层，并通过在该导电层上设置信号输入端的接线端子，从而不必在共享栅极结构的顶部设置信号输入端的接线端子，进而可以达到节省场效应晶体管结构的高度，缩小晶体管的占用空间，为芯片等半导体产品的形成节省了更多空间。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中CFET结构的三维立体示意图。
图2为图1中CFET的第一纵截面示意图。
图3为图1中CFET的与第一纵截面垂直的第二纵截面示意图。
图4为本公开示例性实施方式提供的一种场效应晶体管结构的示意图一。
图5为本公开示例性实施方式提供的另一种场效应晶体管结构的示意图一。
图6为本公开示例性实施方式提供的一种场效应晶体管结构的示意图二。
图7为本公开示例性实施方式提供的另一种场效应晶体管结构的示意图二。
图8(a)-图8(s)为本公开示例性实施方式提供的制作场效应晶体管结构的说明图。
图9(a)-图9(s)为本公开示例性实施方式提供的制作另一种场效应晶体管结构的说明图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”仅作为标记使用，不是对其对象的数量限制。
在相关技术中，如图1-3所示，CFET主要包括硅衬底101、埋层氧化层102、P型晶体管105和N型晶体管106，其中，P型晶体管105的沟道材料和N型晶体管106的沟道材料沿垂直方向堆叠穿插设置在栅电极103内，P型晶体管105和N型晶体管106由栅电极103、栅氧化层104构成。P型晶体管105和N型晶体管106共用一个栅电极103作为信号输入端Vin，共用一个漏极作为信号输出端Vout；P型晶体管105和N型晶体管106的两个源极，其中一个接地，另一个连接供电电源VDD。
上述CFET结构是将两个不同类型的晶体管，即P型晶体管105和N型晶体管106堆叠在一起的三维电子器件，可以减小器件的占用面积，进而增加每单位面积的晶体管的密度。
然而，在CFET中，需要设置信号输入端的接线端子、信号输出端的接线端子、接地和供电电源的接线端子，导致这些接线端子的布线需要占据较多空间，不利于晶体管体积的进一步缩小。
基于此，本公开示例性实施方式提供了一种场效应晶体管结构，如图4所示，该场效应晶体管结构可以包括导电层400、衬底410、第一介质层420、第一掺杂型半导体结构430、第二介质层440、第二掺杂型半导体结构450和共享栅极结构460，其中：
衬底410主要是用于保证晶体管机械强度的硅衬底，其结构可以是长方体型，厚度可以根据实际情况设置，例如，几微米等，本示例性实施方式对此不作特殊限定。
导电层400形成于衬底410上，在本公开示例性实施方式中导电层400需要与共享栅极结构460连接，用于设置信号输入端的接线端子，从而不必如图2所示从栅电极103的顶部设置信号输入端Vin的接线端子，进而可以达到节省场效应晶体管结构在高度上的占用空间，为芯片等半导体产品的形成节省了更多空间。
其中，导电层400可以是TiN、TaN、TiAl、Ti等导电材料形成，也可以是与共享栅极结构460相同的材料形成，也可以是其他导电材料，本公开示例性实施方式对此不作特殊限定。
在实际应用中，导电层400的厚度可以在0.5nm-2nm之间，其厚度只要足够设置接线端子即可。在一些实施方式中，可以通过化学气相沉积、物理气相沉积或原子层沉积等工艺来形成导电层400。
本公开示例性实施方式中，第一介质层420形成于导电层400的上表面，是一种绝缘介质层，主要为共享栅极结构460的形成提供空间。
可选的，第一介质层420可以是全部覆盖导电层400的上表面，也可以是部分覆盖。另外，也可以根据导电层400在衬底410上的位置，将第一介质层420同时覆盖导电层400和衬底410。具体的覆盖方式根据实际结构确定，此处不作特殊限定。
应理解，在本公开示例性实施方式中，“覆盖”均可以既指全部覆盖，也可以指部分覆盖。
第一掺杂型半导体结构430形成于第一介质层420的上表面，该第一掺杂型半导体结构430可以是N型半导体结构，也可以是P型半导体结构。如果在纯硅结构中掺杂少量的砷或磷，则可以形成N型半导体结构；如果在纯硅结构中掺杂少量的硼，则可以形成P型半导体结构。
在实际应用中，所形成的第一掺杂型半导体结构430的形状可以是纳米线形状，也可以是纳米片形状。另外，也可以根据实际需要，在第一介质层420上形成多个第一掺杂型半导体结构430。
第二介质层440形成于第一掺杂型半导体结构430的上表面，第二介质层440可以为共享栅极结构460的形成提供空间。其中，第二介质层440的材质以及形成方式可以与第一介质层420的相同，此处不再赘述。
需要说明的是，第二介质层440不仅覆盖于第一掺杂型半导体结构430的上表面，而且覆盖于第一掺杂型半导体结构430之外的第一介质层420的上表面，也就是说，第二介质层440在水平方向的截面积是大于第一掺杂型半导体结构430在水平方向的截面积的，从而便于共享栅极结构460的形成。
本公开示例性实施方式中，第二掺杂型半导体结构450形成于第二介质层440的上表面。该第二掺杂型半导体结构450的形状与第一掺杂型半导体结构430的形状相同。所形成的第二掺杂型半导体结构450可以是N型半导体结构，也可以是P型半导体结构，具体的，在第一掺杂型半导体结构430为N型半导体结构时，对应的第二掺杂型半导体结构450为P型半导体结构；在第一掺杂型半导体结构430为N型半导体结构时，对应的第二掺杂型半导体结构450为P型半导体结构。
需要说明的是，如果在第一介质层420上形成了多个第一掺杂型半导体结构430，那么相应的，需要在与第一掺杂型半导体结构430对应的位置形成第二掺杂型半导体结构450，以形成多对第一掺杂型半导体结构430和第二掺杂型半导体结构450，进一步起到减小晶体管占用面积的作用。
共享栅极结构460填充于第一介质层420和第二介质层440中，且环绕第一掺杂型半导体结构430和第二掺杂型半导体结构450，以便于共享栅极结构460所形成的沟道导通第一掺杂型半导体结构4两端的源极和漏极、以及导通第二掺杂型半导体结构450两端的源极和漏极。
在本公开示例性实施方式中，为了将共享栅极结构460的接线端子设置到导电层400上，共享栅极结构460需要与导电层400接触，从导电层400输入的输入电压Vin可以作用在共享栅极结构上。
如上所示，由于导电层400形成在第一介质层420和衬底410之间，因此，在本公开示例性实施方式中，为了便于在导电层400上设置接线端子，可以采用不同的方式：
其中一种方式是：参照图4所示，将导电层400铺设在衬底410上，例如，平铺在衬底410上，且导电层400的两端外漏，可以用于设置信号输入端Vin的接线端子，从而无需在共享栅极结构460的顶端设置接线端子，以达到节约晶体管结构高度的目的。
具体的，导电层400外漏两端的朝向可以与第一掺杂型半导体结构430的延伸方向相同，也可以与第一掺杂型半导体结构430的延伸方向成预设夹角，或者为了加工方便，可以将导电层400的四周均外漏，从而可以根据实际情况在该导电层400的周边任意位置设置接线端子，从而提高了接线端子设置的便利性。本公开示例性实施方式对于导电层400的具体设置方向可以不作限定。
另一种方式是：参照图5所示，在衬底410的上部设置凹槽，导电层400可以形成于凹槽内，且该导电层400的两端外漏。
对于此方式而言，为了使得导电层400的两端外漏，凹槽需要贯通衬底410，至于贯通的方向，即凹槽的长度方向可以根据实际情况设置，例如，可以与第一掺杂型半导体结构430的延伸方向平行或垂直，也可以与第一掺杂型半导体结构430的延伸方向成预设夹角等，本公开示例性实施方式对此不作特殊限定。
在实际应用中，对于凹槽的深度，或者说是导电层400的厚度，可以根据实际情况确定，只要便于在导电层400的端部设置接线端子即可，此处不作限定。
在本公开示例性实施方式中，为了防止衬底410与导电层400之间接触而导通，需要在衬底410与导电层400之间设置绝缘层401。绝缘层401需要由氮化硅等绝缘材料制成，对于绝缘层401的厚度可以设置的较薄，例如，0.1nm-0.5nm等，只要能起到绝缘的效果即可，本公开示例性实施方式对此不作特殊限定。
在实际应用中，为了便于沟道的形成，本公开示例性实施方式提供的场效应晶体管结构还需要包括第一栅介质层470和第二栅介质层480，其中：
第一栅介质层470设置于第一掺杂型半导体结构430的部分表面，共享栅极结构460与第一栅介质层470接触以环绕第一掺杂型半导体结构430。第一栅介质层470可以起到隔离共享栅极结构460和第一掺杂型半导体结构430的作用；并且该第一栅介质层470为栅氧化层，其用于形成导通第一掺杂型半导体结构430两端源极和漏极的沟道。
第二栅介质层480设置于第二掺杂型半导体结构450的部分表面；共享栅极结构460与第二栅介质层480接触以环绕第二掺杂型半导体结构450。第二栅介质层480可以起到隔离共享栅极结构460和第二掺杂型半导体结构450的作用；并且该第二栅介质层480也为栅氧化层，其用于形成导通第二掺杂型半导体结构450两端源极和漏极的沟道。
在实际应用中，第一栅介质层470和第二栅介质层480可以采用较薄的栅极介质层，例如，其厚度可以在2-20nm之间。采用较薄的栅极介质层能够有效减小栅介质中电荷中心的影响。该栅极介质层的材料可以包括常用的金属氧化物或高K氧化物，或者是二维电介质材料如氮化硼、二氧化硅等，本公开示例性实施方式对此不作特殊限定。
在本公开示例性实施方式中，为了形成共享栅极结构460，第一介质层420上形成有第一沟槽，部分共享栅极结构460填充于该第一沟槽内；另外，第二介质层440上形成有第二沟槽，部分共享栅极结构460填充于该第二沟槽内。参照图1可以看出，从第二掺杂型半导体结构450上方注入的形成共享栅极结构460的栅极材料会流入到第一沟槽和第二沟槽中，并最终填充满第一沟槽和第二沟槽，且位于第二掺杂型半导体结构450上方的栅极材料和流入到第一沟槽、第二沟槽内的栅极材料会形成为一体结构，最终成为环绕第一掺杂型半导体结构430和第二掺杂型半导体结构450的共享栅极结构460。
对于图4所示的场效应晶体管结构而言，第一掺杂型半导体结构430和第二掺杂型半导体结构450的源极、漏极的接线端可以设置在第一掺杂型半导体结构430和第二掺杂型半导体结构450的两端，即可以在端部设置接线端子，可以将信号输出端的接线端子、接地和供电电源的接线端子与信号输入端的接线端子设置在同一侧，在不占用多余空间的情况下，节省后续加工成本，且能保留第一掺杂型半导体结构430和第二掺杂型半导体结构450的原长度，进而还能起到延长沟道长度的作用。
在实际应用中，也可以参照图2，将第一掺杂型半导体结构430和第二掺杂型半导体结构450的源漏极的上表面露出来，以用于设置接线端子。参照图6和图7，示出了本公开示例性实施方式提供的另一种场效应晶体管结构的示意图。在图6和图7中，在第二掺杂型半导体结构450的延伸方向上，共享栅极结构460的长度和部分第二栅介质层480的长度小于第二掺杂型半导体结构450的长度，从而可以露出第二掺杂型半导体结构450两端的上表面，所露出的上表面可以作为第二掺杂型半导体结构450的源极区和漏极区，以用于设置接线端子。
在第一掺杂型半导体结构430的延伸方向上，第二掺杂型半导体结构450、第二介质层440的长度均要小于第一掺杂型半导体结构430的长度，从而可以露出第一掺杂型半导体结构430两端的上表面，所露出的上表面可以作为第一掺杂型半导体结构430的源极区和漏极区，以用于设置接线端子。
对于图6和图7所示的场效应晶体管结构，还需要设置绝缘介质层610，该绝缘介质层610需要形成于第二介质层440的侧壁、第二栅介质层480的侧壁、第二掺杂型半导体结构450的侧壁以及共享栅极结构460的上表面及侧壁，从而达到绝缘保护晶体管的作用。
在实际应用中，绝缘介质层610的厚度可以设置地较薄，例如，其厚度可以在1-10nm之间，只要能达到绝缘的目的即可。该绝缘介质层610的材料可以为氮化硅等绝缘材料，本公开示例性实施方式对此不作特殊限定。
上述示例性实施方式仅仅列举了设置一对第一掺杂型半导体结构430和第二掺杂型半导体结构450的场效应晶体管结构。在实际应用中，还可以按照上述的布局方式设置多对第一掺杂型半导体结构430和第二掺杂型半导体结构450，且该多对第一掺杂型半导体结构430和第二掺杂型半导体结构450可以共用一个共享栅极结构460，从而可以进一步节省空间，节省材料。
下面将结合附图详细描述本公开示例性实施方式中的场效应晶体管结构的制作方法。
应理解，为了说明工艺效果，附图中并不是按照实际器件结构比例所画。具体制作工艺步骤如下：
步骤1：提供衬底，衬底材料需要能够导电，可以是常见的Si，Ge等半导体。所形成的衬底可为矩形衬底，衬底的掺杂浓度可为轻掺杂，掺杂浓度可以根据实际需要确定。
步骤2：在衬底上沉积导电层；
步骤3：在导电层上依次形成第一介质层、第一掺杂型半导体结构、第二介质层以及第二掺杂型半导体结构，第一介质层和第二介质层中形成有牺牲层；
步骤4：去除牺牲层，并沉积环绕第一掺杂型半导体结构和第二掺杂型半导体结构的共享栅极结构，共享栅极结构与导电层接触。
下面将结合截面图图8(a)-图8(s)详细描述本公开示例性实施方式中，图4和图6提供的场效应晶体管结构的制作方法。
如图8(a)所示，在衬底410上沉积有导电层400，由于衬底410和导电层400有可能均为导电材料，因此，需要在衬底410上形成一层绝缘层401，以防止衬底410和导电层400直接接触。
图8(b)为与图8(a)对应的俯视图，图8(b)显示的是导电层400的上表面示意图。图8(b)中，导电层400完全覆盖绝缘层401和衬底410。
图8(c)为在图8(a)所示的导电层400上沉积有第一介质层420，该第一介质层420为绝缘介质层，具体可以采用原子层沉积方法制作。在沉积好的第一介质层420中形成第一沟槽，具体可以以掩膜层作为掩膜在第一介质层420中形成第一沟槽；接着，在第一沟槽内沉积第一牺牲层601，且该第一牺牲层601与导电层400接触。在凹槽长度方向上，第一牺牲层601的宽度可大于或等于第一掺杂型半导体结构430的宽度。
图8(d)为在第一介质层420内沉积有四个第一沟槽的情况，也就是说，需要形成多对第一掺杂型半导体结构430和第二掺杂型半导体结构450的情况。这四个第一沟槽间隔设置，每个第一沟槽内都沉积有第一牺牲层601，且每个第一牺牲层601均与导电层400接触。
图8(e)为在图8(c)的第一介质层420上形成第一掺杂型半导体结构430，第一掺杂型半导体结构430与第一牺牲层601接触，第一掺杂型半导体结构430的位置与第一牺牲层601的位置相对。
图8(f)为在图8(d)的第一介质层420上形成多个第一掺杂型半导体结构430，且每个第一牺牲层601均对应一个第一掺杂型半导体结构430，并与对应的第一掺杂型半导体结构430接触。图8(f)中由于有两个第一牺牲层601位于同一排，这两个第一牺牲层601对应的两个第一掺杂型半导体结构430连为一体，在形成过程中也可以一次形成，从而可以减少加工程序。
具体的，可以在第一介质层420上沿预设方向形成第一掺杂型半导体结构430，并且该第一掺杂型半导体结构430的形状可以是纳米线形状，或者是纳米片形状，可以根据具体形状确定形成第一掺杂型半导体结构430的方法，此处不作特殊限定。另外，上述的预设方向可以根据实际情况来设置，本公开示例性实施方式对此不作特殊限定。
图8(g)为在图8(e)所形成的第一掺杂型半导体结构430基础上，在第一掺杂型半导体结构430上形成第一掩膜层602，该第一掩膜层602可以暴露出第一掺杂型半导体结构430在延伸方向上的两端；接着，可以通过离子注入工艺在第一掺杂型半导体结构430沿上述预设方向的两端形成源漏区。在形成源漏区后可去除该第一掩膜层602。此处对于具体的离子注入工艺不作赘述。
图8(h)则为在图8(f)所形成的多个第一掺杂型半导体结构430基础上设置的第一掩膜层602，且该第一掩膜层602可以暴露出所有第一掺杂型半导体结构430在延伸方向上的两端，从而有利于形成源漏区。同样的，在形成源漏区后可去除该第一掩膜层602。
在实际应用中，具体的第一掩膜层602的形状和设置位置由第一掺杂型半导体结构430的形状和个数来确定，本公开示例性实施方式对此不作特殊限定。
图8(i)为在图8(g)去除第一掩膜层之后，在第一掺杂型半导体结构430上形成第二介质层440，并在第二介质层440内形成第二沟槽，且在第二沟槽内填充第二牺牲层603，该第二牺牲层603与第一掺杂型半导体结构430接触。该第二沟槽和第二牺牲层603的形成过程与上述的第一沟槽和第一牺牲层601的形成过程可以相同，此处不再赘述。在凹槽长度方向上，第二牺牲层603的宽度可大于或等于第一掺杂型半导体结构430的宽度。
图8(i)中，在形成第二牺牲层603后，在第二介质层440的上表面形成第二掺杂型半导体结构450，且第二掺杂型半导体结构450与第二牺牲层603接触。
图8(j)则为按照图8(i)的方法形成的多个第二掺杂型半导体结构450的示意图。图8(j)中，第二掺杂型半导体结构450的数量和位置均与图8(h)中第一掺杂型半导体结构430的数量和位置对应，同样的，第二牺牲层603的数量和位置与第一牺牲层601的数量和位置对应。
图8(k)为在图8(i)形成第二掺杂型半导体结构450之后，可以在第二掺杂型半导体结构450上形成第二掩膜层604，该第二掩膜层604暴露出第二掺杂型半导体结构450在延伸方向上的两端；再通过离子注入工艺可以在第二掺杂型半导体结构450延伸方向的两端形成源漏区，其中，第二掺杂型半导体结构450的延伸方向与第一掺杂型半导体结构430的延伸方向同向。在形成源漏区后，去除所述第二掩膜层604。
图8(l)为按照图8(k)的方法，在图8(j)所形成的多个第二掺杂型半导体结构450在延伸方向的两端形成的源漏区示意图。
图8(m)为利用湿法刻蚀工艺去除第一牺牲层601和第二牺牲层603，以暴露第一沟槽和第二沟槽，同时也部分暴露出了第二掺杂型半导体结构450、第一掺杂型半导体结构430和导电层400。
还可以利用先氧化再湿法腐蚀(例如，稀氢氟酸)的方法处理暴露出来的第二掺杂型半导体结构450和第一掺杂型半导体结构430，以使得第二掺杂型半导体结构450和第一掺杂型半导体结构430形成具有圆角的外表面，从而得到截面大致为跑道形的P型/N型半导体纳米片或纳米线。随后，还可以在预设温度，例如，高于800℃-1200℃的温度下进行氢退火处理，其中，退火时间可为5分钟到8小时。进行氢退火可使腐蚀处理后的P型/N型半导体纳米片或纳米线表面更加光滑、致密。
对于图8(n)所示具有多个第二掺杂型半导体结构450的情况，可以刻蚀位于相邻的两个第二掺杂型半导体结构450之间的第二介质层440和第一介质层420，直到暴露出导电层400。然后再刻蚀第一牺牲层601和第二牺牲层603。
图8(o)为在图8(m)暴露出的第一沟槽和第二沟槽的内壁上，采用化学气相沉积工艺或原子层沉积工艺沉积高介电常数的电介质作为栅介质层。具体的，在第一掺杂型半导体结构430的部分表面沉积第一栅介质层470；在第二掺杂型半导体结构450的下表面的部分表面沉积第二栅介质层480，该第二栅介质层480也覆盖第二掺杂型半导体结构450的上表面。
如图8(p)所示，也要在图8(n)所形成的结构中沉积第二栅介质层480，以设置在共享栅极结构460和第一掺杂型半导体结构430或第二掺杂型半导体结构450之间。
在获得的如图8(o)所示的结构中沉积共享栅极结构460，该共享栅极结构460填充第一沟槽及第二沟槽，且覆盖第二栅介质层480上表面，从而获得如图4所示的场效应晶体管结构。
同样的，在获得的如图8(p)所示的结构中沉积共享栅极结构460，该共享栅极结构460填充第一沟槽及第二沟槽，且覆盖第二栅介质层480上表面，如图8(q)所示的场效应晶体管结构。
在获得如图4所示的场效应晶体管结构之后，还可以进行进一步处理，以获得如图6所示的场效应晶体管结构。具体可以包括如下工艺步骤：
在获得如图4和图8(q)所示的场效应晶体管结构后，可以利用掩膜工艺先去除顶部的共享栅极结构460和第二栅介质层480的两端，以暴露出第二掺杂型半导体结构450的源漏区，获得如图8(r)所示的结构。其中，图8(r)相当于仅展示了图8(q)所示的场效应晶体管结构中的一对第一掺杂型半导体结构430和第二掺杂型半导体结构450的情况。
再在图8(r)的基础上，利用掩膜工艺去除第二掺杂型半导体结构450和第二介质层440的两端，以暴露出第一掺杂型半导体结构430的源漏区，获得如图8(s)所示的结构。
接着，在第二介质层440的侧壁、第二栅介质层480的侧壁、第二掺杂型半导体结构450的侧壁以及共享栅极结构460和第二栅介质层480的侧壁沉积绝缘介质层610，最终露出的第一掺杂型半导体结构430源漏区和第二掺杂型半导体结构450源漏区形成连接端，获得如图6所示的场效应晶体管结构。
下面将结合图9(a)-图9(i)详细描述本公开示例性实施方式中，图5和图7提供的场效应晶体管结构的制作方法。
如图9(a)所示，在衬底410上刻蚀出凹槽，接着，在凹槽内沉积导电层400。衬底材料可以是导电材料，可以是常见的硅/二氧化硅，碳化硅，氮化硼，氮化硅，也可以是其他绝缘材料如涤纶树脂、蓝宝石等。在实际应用中，衬底410可以仅仅起到支撑器件的作用，不参与器件功能。在不参与器件功能时，衬底410为绝缘材料，无需在衬底410上形成一层绝缘层。
图9(b)为与图9(a)对应的俯视图，但图9(b)显示的是沉积有两个导电层400的情况，且该两个导电层400间隔平行设置；两个导电层400分别沉积在两个凹槽内。
图9(c)为在图9(a)所示的导电层400上沉积有第一介质层420，该第一介质层420为绝缘介质层，具体可以采用原子层沉积方法制作。在沉积好的第一介质层420中形成第一沟槽，具体可以以掩膜层作为掩膜在第一介质层420中形成第一沟槽；接着，在第一沟槽内沉积第一牺牲层601，且该第一牺牲层601与导电层400接触。
图9(d)为在第一介质层420内沉积有四个第一沟槽的情况，也就是说，需要形成多对第一掺杂型半导体结构430和第二掺杂型半导体结构450的情况。这四个第一沟槽间隔设置，每个第一沟槽内都沉积有第一牺牲层601，且每个第一牺牲层601均与导电层400接触。在实际应用中，可以根据第一掺杂型半导体结构430和第二掺杂型半导体结构450的对数确定第一沟槽的数量，不限于图中所示的四个。
图9(e)为在图9(c)的第一介质层420上形成第一掺杂型半导体结构430，第一掺杂型半导体结构430与第一牺牲层601接触，第一掺杂型半导体结构430的位置与第一牺牲层601的位置相对。
图9(f)为在图9(d)的第一介质层420上形成多个第一掺杂型半导体结构430，且每个第一牺牲层601均对应一个第一掺杂型半导体结构430，并与对应的第一掺杂型半导体结构430接触。图9(f)中由于有两个第一沟槽位于同一排，这两个第一沟槽对应的两个第一掺杂型半导体结构430连为一体，在形成过程中也可以一次形成，从而可以减少加工程序。
具体的，可以在第一介质层420上沿预设方向形成第一掺杂型半导体结构430，并且该第一掺杂型半导体结构430的形状可以是纳米线形状，或者是纳米片形状，可以根据具体形状确定形成第一掺杂型半导体结构430的方法，此处不作特殊限定。另外，上述的预设方向可以根据实际情况来设置，本公开示例性实施方式对此不作特殊限定。
图9(g)为在图9(e)所形成的第一掺杂型半导体结构430基础上，在第一掺杂型半导体结构430上形成第一掩膜层602，该第一掩膜层602可以暴露出第一掺杂型半导体结构430在延伸方向上的两端；接着，可以通过离子注入工艺在第一掺杂型半导体结构430沿上述预设方向的两端形成源漏区。在形成源漏区后可去除该第一掩膜层602。此处对于具体的离子注入工艺不作赘述。
图9(h)则为在图9(f)所形成的多个第一掺杂型半导体结构430基础上设置的第一掩膜层602，且该第一掩膜层602可以暴露出所有第一掺杂型半导体结构430在延伸方向上的两端，从而有利于形成源漏区。同样的，在形成源漏区后可去除该第一掩膜层602。
在实际应用中，具体的第一掩膜层602的形状和设置位置由第一掺杂型半导体结构430的形状和个数来确定，本公开示例性实施方式对此不作特殊限定。
图9(i)为在图9(g)去除第一掩膜层之后，在第一掺杂型半导体结构430上形成第二介质层440，并在第二介质层440内形成第二沟槽，且在第二沟槽内填充第二牺牲层603，该第二牺牲层603与第一掺杂型半导体结构430接触。该第二沟槽和第二牺牲层603的形成过程与上述的第一沟槽和第一牺牲层601的形成过程可以相同，此处不再赘述。
图9(i)中，在形成第二牺牲层603后，在第二介质层440的上表面形成第二掺杂型半导体结构450，且第二掺杂型半导体结构450与第二牺牲层603接触。
图9(j)则为按照图9(i)的方法形成的多个第二掺杂型半导体结构450的示意图。图9(j)中，第二掺杂型半导体结构450的数量和位置均与图9(h)中第一掺杂型半导体结构430的数量和位置对应，同样的，第二牺牲层603的数量和位置与第一牺牲层601的数量和位置对应。
图9(k)为在图9(i)形成第二掺杂型半导体结构450之后，在第二掺杂型半导体结构450上形成了第二掩膜层604，该第二掩膜层604暴露出第二掺杂型半导体结构450在延伸方向上的两端；再通过离子注入工艺可以在第二掺杂型半导体结构450延伸方向的两端形成源漏区，其中，第二掺杂型半导体结构的延伸方向与第一掺杂型半导体结构430的延伸方向同向。在形成源漏区后，去除所述第二掩膜层604。
图9(l)为按照图9(k)的方法，在图9(j)所形成的多个第二掺杂型半导体结构450在延伸方向的两端形成的源漏区示意图。
图9(m)为利用湿法刻蚀工艺去除第一牺牲层601和第二牺牲层603，以暴露第一沟槽和第二沟槽，同时也部分暴露出了第二掺杂型半导体结构450、第一掺杂型半导体结构430和导电层400。
还可以利用先氧化再湿法腐蚀(例如，稀氢氟酸)的方法处理暴露出来的第二掺杂型半导体结构450和第一掺杂型半导体结构430，以使得第二掺杂型半导体结构450和第一掺杂型半导体结构430形成具有圆角的外表面，从而得到截面大致为跑道形的P型/N型半导体纳米片或纳米线。随后，还可以在预设温度，例如，高于900℃-1200℃的温度下进行氢退火处理，其中，退火时间可为5分钟到9小时。进行氢退火可使腐蚀处理后的P型/N型半导体纳米片或纳米线表面更加光滑、致密。
对于图9(n)所示具有多个第二掺杂型半导体结构450的情况，可以刻蚀位于相邻的两个第二掺杂型半导体结构450之间的第二介质层440和第一介质层420，直到暴露出导电层400。然后再刻蚀第一牺牲层601和第二牺牲层603。
图9(o)为在图9(m)暴露出的第一沟槽和第二沟槽的内壁上，采用化学气相沉积工艺或原子层沉积工艺沉积高介电常数的电介质作为栅介质层。具体的，在第一掺杂型半导体结构430的部分表面沉积第一栅介质层470；在第二掺杂型半导体结构450的下表面的部分表面沉积第二栅介质层480，该第二栅介质层480也覆盖第二掺杂型半导体结构450的上表面。
如图9(p)所示，也要在图9(n)所形成的结构中沉积第二栅介质层480，以设置在共享栅极结构460和第一掺杂型半导体结构430或第二掺杂型半导体结构450之间。
在获得的如图9(o)所示的结构中沉积共享栅极结构460，该共享栅极结构460填充第一沟槽及第二沟槽，且覆盖第二栅介质层480上表面，从而获得如图5所示的场效应晶体管结构。
同样的，在获得的如图9(p)所示的结构中沉积共享栅极结构460，该共享栅极结构460填充第一沟槽及第二沟槽，且覆盖第二栅介质层480上表面，如图9(q)所示的场效应晶体管结构。
在获得如图5所示的场效应晶体管结构之后，还可以进行进一步处理，以获得如图7所示的场效应晶体管结构。具体可以包括如下工艺步骤：
在获得如图5和图9(q)所示的场效应晶体管结构后，可以利用掩膜工艺先去除顶部的共享栅极结构460和第二栅介质层480的两端，以暴露出第二掺杂型半导体结构450的源漏区，获得如图9(r)所示的结构。其中，图9(r)相当于仅展示了图9(q)所示的场效应晶体管结构中的一对第一掺杂型半导体结构430和第二掺杂型半导体结构450的情况。
再在图9(r)的基础上，利用掩膜工艺去除第二掺杂型半导体结构450和第二介质层440的两端，以暴露出第一掺杂型半导体结构430的源漏区，获得如图9(s)所示的结构。
接着，在第二介质层440的侧壁、第二栅介质层480的侧壁、第二掺杂型半导体结构450的侧壁以及共享栅极结构460和第二栅介质层480的侧壁沉积绝缘介质层，最终，露出的第一掺杂型半导体结构430源漏区和第二掺杂型半导体结构450源漏区形成连接端，获得如图7所示的场效应晶体管结构。
需要说明的是，本公开示例性实施方式提供的场效应晶体管结构的制作方法仅是示意性说明，本公开对每个部件的制作工艺并不限定。
应理解，在本公开的各种实施方式中，上述各过程的序号大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开示例性实施方式的实施过程构成任何限定。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (22)

1.一种场效应晶体管结构，其特征在于，包括：
衬底；
导电层，形成于所述衬底上；
第一介质层，形成于所述导电层的上表面；
第一掺杂型半导体结构，形成于所述第一介质层的上表面；
第二介质层，形成于所述第一掺杂型半导体结构的上表面；
第二掺杂型半导体结构，形成于所述第二介质层的上表面；
共享栅极结构，填充于第一介质层和所述第二介质层中，且环绕所述第一掺杂型半导体结构和所述第二掺杂型半导体结构，所述共享栅极结构与所述导电层接触。
2.根据权利要求1所述的场效应晶体管结构，其特征在于，所述导电层铺设在所述衬底上，所述导电层的两端外漏。
3.根据权利要求1所述的场效应晶体管结构，其特征在于，所述衬底的上部设置有凹槽，所述导电层形成于所述凹槽内，所述导电层的两端外漏。
4.根据权利要求3所述的场效应晶体管结构，其特征在于，所述凹槽的长度方向与所述第一掺杂型半导体结构的延伸方向平行或垂直。
5.根据权利要求1所述的场效应晶体管结构，其特征在于，还包括绝缘层；
所述绝缘层设置在所述衬底和所述导电层之间。
6.根据权利要求1所述的场效应晶体管结构，其特征在于，所述导电层的材质与所述共享栅极结构的材质相同。
7.根据权利要求1所述的场效应晶体管结构，其特征在于，所述第一介质层上形成有第一沟槽，部分所述共享栅极结构填充于所述第一沟槽内；
所述第二介质层上形成有第二沟槽，部分所述共享栅极结构填充于所述第二沟槽内。
8.根据权利要求1所述的场效应晶体管结构，其特征在于，还包括：
第一栅介质层，设置于所述第一掺杂型半导体结构部分表面；
第二栅介质层，设置于所述第二掺杂型半导体结构部分表面；
所述共享栅极结构与所述第一栅介质层接触以环绕所述第一掺杂型半导体结构；所述共享栅极结构与所述第二栅介质层接触以环绕所述第二掺杂型半导体结构。
9.根据权利要求8所述的场效应晶体管结构，其特征在于，
在所述第二掺杂型半导体结构延伸方向上，所述共享栅极结构的长度和部分所述第二栅介质层的长度小于所述第二掺杂型半导体结构的长度，以露出所述第二掺杂型半导体结构两端的上表面；
在所述第一掺杂型半导体结构的延伸方向上，所述第二掺杂型半导体结构的长度和所述第二介质层的长度小于所述第一掺杂型半导体结构的长度，以露出所述第一掺杂型半导体结构两端的上表面。
10.根据权利要求9所述的场效应晶体管结构，其特征在于，还包括：
绝缘介质层，形成于所述第二介质层的侧壁以及所述共享栅极结构的上表面及侧壁。
11.根据权利要求1-10中任一项所述的场效应晶体管结构，其特征在于，所述第一掺杂型半导体结构和所述第二掺杂型半导体结构间隔设置有多对，多对所述第一掺杂型半导体结构和所述第二掺杂型半导体结构共用所述共享栅极结构。
12.一种场效应晶体管结构的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上沉积导电层；
在所述导电层上依次形成第一介质层、第一掺杂型半导体结构、第二介质层以及第二掺杂型半导体结构，所述第一介质层和所述第二介质层中形成有牺牲层；
去除所述牺牲层，并沉积环绕所述第一掺杂型半导体结构和所述第二掺杂型半导体结构的共享栅极结构，所述共享栅极结构与所述导电层接触。
13.根据权利要求12所述的制作方法，其特征在于，在所述衬底上依次形成第一介质层、第一掺杂型半导体结构、第二介质层以及第二掺杂型半导体结构，包括：
在所述导电层上沉积第一介质层；
在所述第一介质层上形成第一沟槽，在所述第一沟槽内沉积第一牺牲层，所述第一牺牲层与所述导电层接触；
在所述第一介质层上形成第一掺杂型半导体结构，所述第一掺杂型半导体结构与所述第一牺牲层接触；
在所述第一掺杂型半导体结构上形成第二介质层，在所述第二介质层内形成第二沟槽，在所述第二沟槽内填充第二牺牲层，所述第二牺牲层与所述第一掺杂型半导体结构接触；
在所述第二介质层的上表面形成第二掺杂型半导体结构，所述第二掺杂型半导体结构与所述第二牺牲层接触。
14.根据权利要求12所述的制作方法，其特征在于，在所述衬底上沉积导电层包括：
在所述衬底上刻蚀凹槽，在所述凹槽内沉积所述导电层。
15.根据权利要求12-14中任意一项所述的制作方法，其特征在于，沉积所述导电层的长度方向与形成所述第一掺杂型半导体结构的延伸方向平行或垂直。
16.根据权利要求13所述的制作方法，其特征在于，去除所述牺牲层，并沉积环绕所述第一掺杂型半导体结构和所述第二掺杂型半导体结构的共享栅极结构，包括：
去除所述第一牺牲层和所述第二牺牲层，以暴露所述第一沟槽和所述第二沟槽；
在所述第一掺杂型半导体结构的部分表面沉积第一栅介质层；
在所述第二掺杂型半导体结构的部分表面沉积第二栅介质层；
沉积共享栅极结构，所述共享栅极结构填充所述第一沟槽及所述第二沟槽，且覆盖所述第二栅介质层上表面。
17.根据权利要求13所述的制作方法，其特征在于，所述方法还包括：
在所述第一介质层上相应形成多个第一沟槽，在每个所述第一沟槽内沉积所述第一牺牲层；一个所述第一牺牲层对应一个所述第一掺杂型半导体结构；
在所述第二介质层内相应形成多个第二沟槽，所述第二沟槽与所述第一沟槽在所述衬底上的投影重合；每个所述第二沟槽上面对应一个所述第二掺杂型半导体结构。
18.根据权利要求17所述的制作方法，其特征在于，去除第一牺牲层和第二牺牲层之前，所述制作方法还包括：
蚀刻位于相邻的两个所述第二掺杂型半导体结构之间的所述第二介质层和所述第一介质层，直到暴露出所述导电层。
19.根据权利要求12所述的制作方法，其特征在于，还包括：
在所述导电层和所述衬底之间沉积绝缘层。
20.根据权利要求13所述的制作方法，其特征在于，在所述第一介质层上形成第一掺杂型半导体结构之后，所述制作方法还包括：
在所述第一掺杂型半导体结构上形成第一掩膜层，所述第一掩膜层暴露出所述第一掺杂型半导体结构在延伸方向上的两端；
通过离子注入工艺在所述第一掺杂型半导体结构在延伸方向上的两端形成源漏区；
去除所述第一掩膜层。
21.根据权利要求13所述的制作方法，其特征在于，在形成第二掺杂型半导体结构之后，所述制作方法还包括：
在所述第二掺杂型半导体结构上形成第二掩膜层，所述第二掩膜层暴露出所述第二掺杂型半导体结构在延伸方向上的两端；
通过离子注入工艺在所述第二掺杂型半导体结构在延伸方向上的两端形成源漏区；
去除所述第二掩膜层。
22.根据权利要求16-21中任一项所述的制作方法，其特征在于，在去除第一牺牲层和第二牺牲层之后，所述制作方法还包括：
对所述第一掺杂型半导体结构和所述第二掺杂型半导体结构进行氧化处理及湿法腐蚀处理；
在预设温度下对所述第一掺杂型半导体结构和所述第二掺杂型半导体结构进行氢退火处理。
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