CN115241058A - 半导体器件刻蚀方法和半导体器件的制备方法 - Google Patents
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Abstract
本发明涉及一种半导体器件刻蚀方法和半导体器件的制备方法。针对包括依次层叠的硅衬底、氧化层和氮化硅层的半导体器件，获取第一蚀刻液和第二蚀刻液的刻蚀参数以及半导体器件的目标刻蚀厚度，根据刻蚀参数和目标刻蚀厚度，利用第一蚀刻液至少对半导体器件的氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件，以及利用第二蚀刻液对第一刻蚀器件的待刻蚀层进行第二时长的刻蚀，得到目标刻蚀器件。也就是说，采用多槽式刻蚀方式，即利用第一蚀刻液和第二蚀刻液先后对半导体器件进行刻蚀，通过对第一蚀刻液和第二蚀刻液的刻蚀时长分别进行卡控，在满足去除半导体器件的氮化硅层的需求下，实现了对于半导体器件的氧化层剩余厚度的有效精准控制。
Description
技术领域
本发明涉及半导体工艺技术领域，特别是涉及一种半导体器件刻蚀方法和半导体器件的制备方法。
背景技术
半导体器件在经过去除氮化硅（Si3N4 Remove, SIN-RM）制程之后，如55纳米集成电路系统（55nm Integrated Circuit System, 55ICS）工艺，需要严格控制剩余氧化层的厚度。例如，对于亚微米器件的浅沟槽隔离(Shallow Trench Isolation, STI)结构，由于氮化硅的应力很大，若直接淀积到硅衬底上会在硅衬底表面造成位错，所以需要一层氧化层作为缓冲层，同时也作为刻蚀氮化硅的停止层。如果氧化层太薄，会托不住氮化硅，对硅衬底造成损伤，太厚的话在后续生长场氧工艺制程中易形成鸟嘴，而且，氧化层的厚度会对进一步的离子注入造成一定的影响，并进一步的对半导体器件的电性造成影响。因此，控制半导体器件剩余氧化层的厚度具有重要意义。
发明内容
基于此，有必要针对现有技术中半导体器件在经过去除氮化硅工艺制程后，无法精准控制剩余氧化层厚度的问题，提供一种半导体器件刻蚀方法和半导体器件的制备方法。
本申请实施例提供了一种半导体器件刻蚀方法，半导体器件包括：依次层叠设置硅衬底、氧化层和氮化硅层，所述方法包括：
获取第一蚀刻液和第二蚀刻液的刻蚀参数以及所述半导体器件的目标刻蚀厚度；
根据所述刻蚀参数和所述目标刻蚀厚度，利用所述第一蚀刻液至少对所述半导体器件的氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件，以及利用所述第二蚀刻液对所述第一刻蚀器件的待刻蚀层进行第二时长的刻蚀，得到目标刻蚀器件；其中，所述待刻蚀层包括所述第一刻蚀器件的氧化层，或所述待刻蚀层包括所述第一刻蚀器件的氧化层和氮化硅层；所述目标刻蚀器件具有目标厚度的氧化层。
在其中一个实施例中，所述目标刻蚀厚度包括所述半导体器件的氧化层所需刻蚀的第一刻蚀厚度和所述半导体器件的氮化硅层所需刻蚀的第二刻蚀厚度；
所述刻蚀参数包括所述第一蚀刻液刻蚀氧化层的第一刻蚀速率、所述第一蚀刻液刻蚀氮化硅层的第二刻蚀速率、所述第二蚀刻液刻蚀氧化层的第三刻蚀速率和所述第二蚀刻液刻蚀氮化硅层的第四刻蚀速率；
所述利用所述第一蚀刻液至少对所述半导体器件的氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件，以及利用所述第二蚀刻液对所述第一刻蚀器件的待刻蚀层进行第二时长的刻蚀，得到目标刻蚀器件前，所述方法还包括：
根据所述第一刻蚀速率、所述第二刻蚀速率、所述第三刻蚀速率、所述第四刻蚀速率、所述第一刻蚀厚度和所述第二刻蚀厚度，确定所述第一时长和所述第二时长。
在其中一个实施例中，所述第一刻蚀厚度根据所述半导体器件的氧化层的初始厚度和所述目标厚度确定，所述第一时长和所述第二时长满足如下关系式：
其中，
为所述第一时长，
为所述第二时长，
为所述第一刻蚀速率，
为所述第二刻蚀速率，
为所述第三刻蚀速率，
为所述第四刻蚀速率，
为所述目标厚度，
为所述初始厚度，
为所述第二刻蚀厚度。
在其中一个实施例中，所述第一刻蚀速率为
，所述第三刻蚀速率为
。
在其中一个实施例中，在所述第一刻蚀速率为0的情况下，所述第一时长分别与所述第二刻蚀速率、所述第三刻蚀速率负相关；所述第二时长与所述第一刻蚀厚度正相关，所述第二时长与所述第三刻蚀速率负相关。
在其中一个实施例中，所述第一时长为：
所述第二时长为：
其中，K为过度刻蚀所述半导体器件的氮化硅层的影响因子。
在其中一个实施例中，所述根据所述刻蚀参数和所述目标刻蚀厚度，利用所述第一蚀刻液至少对所述氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件前，所述方法还包括：
利用所述第一蚀刻液对包括氮化硅层的挡片进行刻蚀；
在所述第一蚀刻液刻蚀氧化层的第五刻蚀速率满足预设刻蚀条件的情况下，停止利用所述第一蚀刻液对所述挡片进行刻蚀。
在其中一个实施例中，所述第五刻蚀速率与所述挡片满足如下关系：
其中，y为所述第五刻蚀速率，x为氮化硅层被刻蚀完的挡片数量。
上述半导体器件刻蚀方法，针对待刻蚀的半导体器件，其包括依次层叠的硅衬底、氧化层和氮化硅层，获取第一蚀刻液和第二蚀刻液的刻蚀参数以及半导体器件的目标刻蚀厚度，然后根据刻蚀参数和目标刻蚀厚度，利用第一蚀刻液至少对半导体器件的氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件，以及利用第二蚀刻液对第一刻蚀器件的待刻蚀层进行第二时长的刻蚀，得到目标刻蚀器件；其中，待刻蚀层包括第一刻蚀器件的氧化层，或待刻蚀层包括第一刻蚀器件的氧化层和氮化硅层；目标刻蚀器件具有目标厚度的氧化层。也就是说，采用多槽式刻蚀方式，即利用第一蚀刻液和第二蚀刻液先后对半导体器件进行刻蚀，通过对第一蚀刻液和第二蚀刻液的刻蚀时长分别进行卡控，在满足去除半导体器件的氮化硅层的需求下，实现了对于半导体器件的氧化层剩余厚度的有效精准控制。
本申请实施例还提供了一种半导体器件的制备方法，包括：
提供硅衬底；
于所述硅衬底上形成氧化层；
于所述氧化层上形成氮化硅层；
采用如上述任一实施例所述的半导体器件刻蚀方法，刻蚀去除所述半导体器件的氮化硅层以及部分氧化层。
在其中一个实施例中，所述采用如上述任一实施例所述的半导体器件刻蚀方法，刻蚀去除所述半导体器件的氮化硅层以及部分氧化层前，所述方法还包括：
于所述半导体器件的氮化硅层上形成浅沟槽结构，所述浅沟槽结构贯穿至所述硅衬底；
所述采用如上述任一实施例所述的半导体器件刻蚀方法，刻蚀去除所述半导体器件的氮化硅层以及部分氧化层，包括：
采用如上述任一实施例所述的半导体器件刻蚀方法，刻蚀去除所述半导体器件的氮化硅层以及与所述半导体器件的氮化硅层同层设置的浅沟槽结构，以及刻蚀去除半导体器件的部分氧化层。
上述半导体器件的制备方法，提供硅衬底，于所述硅衬底上形成氧化层，于所述氧化层上形成氮化硅层，针对该半导体器件，获取第一蚀刻液和第二蚀刻液的刻蚀参数以及半导体器件的目标刻蚀厚度，然后根据刻蚀参数和目标刻蚀厚度，利用第一蚀刻液至少对半导体器件的氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件，以及利用第二蚀刻液对第一刻蚀器件的待刻蚀层进行第二时长的刻蚀，得到目标刻蚀器件，从而刻蚀去除半导体器件的氮化硅层以及部分氧化层；其中，待刻蚀层包括第一刻蚀器件的氧化层，或待刻蚀层包括第一刻蚀器件的氧化层和氮化硅层；目标刻蚀器件具有目标厚度的氧化层。也就是说，采用多槽式刻蚀方式，即利用第一蚀刻液和第二蚀刻液先后对半导体器件进行刻蚀，通过对第一蚀刻液和第二蚀刻液的刻蚀时长分别进行卡控，在满足去除半导体器件的氮化硅层的需求下，实现了对于半导体器件的氧化层剩余厚度的有效精准控制。
附图说明
图1为一种控制半导体器件氧化层厚度方法的流程示意图；
图2为本申请实施例提供的一种半导体器件刻蚀方法的应用场景示意图；
图3为本申请实施例提供的一种半导体器件刻蚀方法的流程示意图；
图4为本申请实施例提供的另一种半导体器件刻蚀方法的流程示意图；
图5为本申请实施例提供的一种第三刻蚀速率测试示意图；
图6为本申请实施例提供的一种第二刻蚀速率测试示意图；
图7为本申请实施例提供的一种第四刻蚀速率测试示意图；
图8为本申请实施例提供的一种第一蚀刻液处理方法的流程示意图；
图9为一种半导体器件经过SIN-RN后剩余氧化层的厚度多次测试示意图；
图10为本申请实施例提供的一种第一蚀刻液刻蚀氧化层的第五刻蚀速率随挡片数量变化的拟合曲线；
图11为本申请实施例提供的一种半导体器件的制备方法流程示意图；
图12为本申请实施例提供的另一种半导体器件的制备方法流程示意图；
图13为本申请实施例提供的一种半导体器件的结构示意图；
图14为本申请实施例提供的一种去除氮化硅层后剩余氧化层的实际厚度测试示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
二氧化硅(SiO2)和氮化硅(Si3N4)被广泛应用于逻辑器件和存储器件等半导体器件的介电材料，可以用作钝化层、注入阻挡层、隔离层和其他用途。然而，在硅片表面同时存在SiO2和Si3N4的情况下，要制作大规模集成电路，需要进行高度选择性的蚀刻。半导体器件在经过去除氮化硅制程之后，需要严格控制剩余氧化层的厚度。参见图1，图1为一种控制半导体器件氧化层厚度方法的流程示意图。半导体器件在经过去除氮化硅层工艺制程之后，得到的半导体器件包括硅衬底（Silicon）110和有源区氧化层（Active Area Oxide, AA-OX）120。相关技术会对AA-OX 120做进一步处理，通过调整AA-OX的厚度控制经过SIM-RM后氧化层的厚度S101，或者增加氢氟酸（HF）蚀刻液刻蚀AA-OX 120对有源区剩余氧化层（Active Area remain Oxide， AA-remain OX）的厚度进行卡控S102。S101和S102所示的这些方法都增加了半导体制程的负载和产能的损耗。因此，本申请实施例提供了一种半导体器件刻蚀方法和半导体器件的制备方法。
参见图2，图2为本申请实施例提供的一种半导体器件刻蚀方法的应用场景示意图。如图2所示，包括待刻蚀的半导体器件200、洗液槽（Tank A）210、洗液槽（Tank B）220和目标刻蚀器件230。其中，半导体器件200包括依次层叠的硅衬底201、氧化层202和氮化硅层203，氧化层202的初始厚度为h1和氮化硅层203的厚度为h2。洗液槽（Tank A）210中装有第一蚀刻液211，洗液槽（Tank B）220装有第二蚀刻液221。目标刻蚀器件230包括硅衬底231和氧化层232，氧化层232的目标厚度为h3。
本申请实施例提供的半导体器件刻蚀方法就是先后利用洗液槽（Tank A）210中的第一蚀刻液211和洗液槽（Tank B）220中的第二蚀刻液221刻蚀半导体器件200，得到目标刻蚀器件230，使得目标刻蚀器件230的氧化层232的厚度为目标厚度h3。
为了更好的理解本申请实施例提供的半导体器件刻蚀方法，可参见图3，图3为本申请实施例提供的一种半导体器件刻蚀方法的流程示意图。如图3所示，该半导体器件刻蚀方法包括以下步骤：
S301：获取第一蚀刻液和第二蚀刻液的刻蚀参数以及所述半导体器件的目标刻蚀厚度。
刻蚀参数是指利用第一蚀刻液和第二蚀刻液刻蚀半导体器件的相关参数，包括但不限于：第一蚀刻液的设置参数、第二蚀刻液的设置参数、第一蚀刻液刻蚀半导体器件的刻蚀速率、第二蚀刻液刻蚀半导体器件的刻蚀速率。目标刻蚀厚度是指半导体器件所需刻蚀的厚度，也就是半导体器件的氧化层和氮化硅层需要被蚀刻掉的厚度。
S302：根据所述刻蚀参数和所述目标刻蚀厚度，利用所述第一蚀刻液至少对所述半导体器件的氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件，以及利用所述第二蚀刻液对所述第一刻蚀器件的待刻蚀层进行第二时长的刻蚀，得到目标刻蚀器件。
第一蚀刻液至少具有刻蚀氮化硅层的性能，包括第一蚀刻液具有刻蚀氮化硅层的性能，或第一蚀刻液具有刻蚀氮化硅层和氧化层的性能。第一蚀刻液包括但不限于磷酸蚀刻液。第二蚀刻液具有蚀刻氧化层和氮化硅层的性能，包括但不限于磷酸蚀刻液。在实际应用中，可以根据实际情况设置第一蚀刻液和第二蚀刻液的相关参数，例如：蚀刻液的温度、浓度等，在此不做任何限定。可选的，可以将第一蚀刻液和第二蚀刻液均设置为温度为160℃、质量分数为85%的磷酸蚀刻液，就是将磷酸作为催化剂，在水的作用下对半导体器件进行刻蚀。
第一时长是指利用第一蚀刻液刻蚀半导体器件的氮化硅层的时间。第一时长可以根据上述S301获取的刻蚀参数和目标刻蚀厚度确定。第二时长是指利用第二蚀刻液刻蚀第一刻蚀器件的待刻蚀层的时间。第二时长可以根据上述S301获取的刻蚀参数和目标刻蚀厚度确定。
第一刻蚀器件是指利用第一蚀刻液刻蚀半导体器件第一时长后得到的器件。第一刻蚀器件的待刻蚀层至少包括氧化层，即待刻蚀层包括第一刻蚀器件的氧化层，或待刻蚀层包括第一刻蚀器件的氧化层和氮化硅层。目标刻蚀器件是指利用第二蚀刻液刻蚀第一刻蚀器件第二时长后得到的器件。目标刻蚀器件包括硅衬底和氧化层，目标刻蚀器件的氧化层厚度为目标厚度。
如图2所示，在实际的半导体器件去除氮化硅工艺制程中，可以利用洗液槽（TankA）210盛装第一蚀刻液211，利用洗液槽（Tank B）220盛装第二蚀刻液221，根据刻蚀参数和目标刻蚀厚度设置工艺制程的程序（recipe），先将待刻蚀的半导体器件200放入洗液槽（Tank A）210中，利用第一蚀刻液211刻蚀第一时长，得到第一刻蚀器件，然后将第一刻蚀器件放入洗液槽（Tank B）220中，利用第二蚀刻液221刻蚀第二时长，得到目标刻蚀器件230，半导体器件被去除的氮化硅层和部分氧化层的厚度为
。
上述半导体器件刻蚀方法，针对待刻蚀的半导体器件，其包括依次层叠的硅衬底、氧化层和氮化硅层，获取第一蚀刻液和第二蚀刻液的刻蚀参数以及半导体器件的目标刻蚀厚度，然后根据刻蚀参数和目标刻蚀厚度，利用第一蚀刻液至少对半导体器件的氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件，以及利用第二蚀刻液对第一刻蚀器件的待刻蚀层进行第二时长的刻蚀，得到目标刻蚀器件。其中，待刻蚀层包括第一刻蚀器件的氧化层，或待刻蚀层包括第一刻蚀器件的氧化层和氮化硅层。目标刻蚀器件具有目标厚度的氧化层。也就是说，采用多槽式刻蚀方式，即利用第一蚀刻液和第二蚀刻液先后对半导体器件进行刻蚀，通过对第一蚀刻液和第二蚀刻液的刻蚀时长分别进行卡控，在满足去除半导体器件的氮化硅层的需求下，实现了对于半导体器件的氧化层剩余厚度的有效精准控制。
参见图4，图4为本申请实施例提供的另一种半导体器件刻蚀方法的流程示意图。如图4所示，该半导体器件刻蚀方法包括以下步骤：
S401：获取第一蚀刻液和第二蚀刻液的刻蚀参数以及所述半导体器件的目标刻蚀厚度。
刻蚀参数包括第一蚀刻液刻蚀氧化层的第一刻蚀速率、第一蚀刻液刻蚀氮化硅层的第二刻蚀速率、第二蚀刻液刻蚀氧化层的第三刻蚀速率、第二蚀刻液刻蚀氮化硅层的第四刻蚀速率。在本申请实施例中，可以分别控制第一蚀刻液刻蚀氧化层的刻蚀速率稳定在第一刻蚀速率、第一蚀刻液刻蚀氮化硅层的刻蚀速率稳定在第二刻蚀速率、第二蚀刻液刻蚀氧化层的刻蚀速率稳定在第三刻蚀速率、第二蚀刻液刻蚀氮化硅层的刻蚀速率稳定在第四刻蚀速率。
目标刻蚀厚度包括半导体器件的氧化层所需刻蚀的第一刻蚀厚度和半导体器件的氮化硅层所需刻蚀的第二刻蚀厚度。在本申请实施例中，半导体器件的氮化硅层需要被全部去除，因此，第二刻蚀厚度为半导体器件的氮化硅层的厚度，包括半导体器件背面和正面的氮化硅层。第一刻蚀厚度可以根据半导体器件的氧化层的初始厚度和目标刻蚀器件的氧化层的目标厚度确定，即第一刻蚀厚度为半导体器件的氧化层的厚度与目标刻蚀器件的氧化层的目标厚度的差值。在图2中，第二刻蚀厚度为氮化硅层203的厚度即为h2。第一刻蚀厚度为氧化层202的厚度h1与氧化层232的厚度h3之间的差值
。
S402：根据所述第一刻蚀速率、所述第二刻蚀速率、所述第三刻蚀速率、所述第四刻蚀速率、所述第一刻蚀厚度和所述第二刻蚀厚度，确定所述第一时长和所述第二时长。
第一蚀刻液至少具有刻蚀氮化硅层的性能，因此，第一蚀刻液至少对半导体器件的氮化硅层具有刻蚀作用，从而第一蚀刻液至少会改变半导体器件的氮化硅层的厚度。第二蚀刻液具有刻蚀氮化硅层和氧化层的性能，因此，第二蚀刻液会对第一刻蚀器件的待刻蚀层具有刻蚀作用，会改变第一刻蚀器件的待刻蚀层的厚度。可以理解的是，在刻蚀速率稳定在某一数值范围的情况下，蚀刻液刻蚀半导体器件的刻蚀厚度与刻蚀时长相关。基于此，在本申请实施例中，根据上述S401获取的第一刻蚀速率、第二刻蚀速率、第三刻蚀速率、第四刻蚀速率、第一刻蚀厚度和第二刻蚀厚度，分别确定第一时长和第二时长。
S403：利用所述第一蚀刻液至少对所述半导体器件的氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件，以及利用所述第二蚀刻液对所述第一刻蚀器件的待刻蚀层进行第二时长的刻蚀，得到目标刻蚀器件。
上述S401与图3中S301相同，上述S403与图3中S302相同，具体执行过程可参考上述图3所示的实施例，在此不再赘述。
上述根据获取的刻蚀参数和目标刻蚀厚度，即第一刻蚀速率、第二刻蚀速率、第三刻蚀速率、第四刻蚀速率、第一刻蚀厚度和第二刻蚀厚度，分别确定第一时长和第二时长，通过控制第一蚀刻液刻蚀的第一时长和第二蚀刻液刻蚀的第二时长，在满足去除半导体器件的氮化硅层的需求下，能够精准控制刻蚀后剩余氧化层的厚度。
可以理解的是，在本申请实施例中，利用第一蚀刻液和第二蚀刻液对半导体器件进行刻蚀，需要去除半导体器件的氮化硅层和部分氧化层，且需要精准控制剩余氧化层的厚度。因此，在其中一个实施例中，上述S402即根据所述第一刻蚀速率、所述第二刻蚀速率、所述第三刻蚀速率、所述第四刻蚀速率、所述第一刻蚀厚度和所述第二刻蚀厚度，确定所述第一时长和所述第二时长，其中第一时长和第二时长分别满足以下关系式：
其中，
为所述第一时长，
为所述第二时长，
为所述第一刻蚀速率，
为所述第二刻蚀速率，
为所述第三刻蚀速率，
为所述第四刻蚀速率，
为所述目标厚度，
为所述初始厚度，
为所述第二刻蚀厚度。第一刻蚀厚度为
。
上述通过控制第一蚀刻液刻蚀氧化层和氮化硅层的刻蚀速率、第二蚀刻液刻蚀氧化层和氮化硅层的刻蚀速率，并根据半导体器件的氧化层所需刻蚀的第一刻蚀厚度和半导体器件的氮化硅层所需刻蚀的第二刻蚀厚度，确定第一蚀刻液刻蚀的第一时长和第二蚀刻液刻蚀的第二时长，有效地控制了利用第一蚀刻液和第二蚀刻液先后刻蚀半导体器件的刻蚀时间，从而在去除半导体器件的氮化硅层的前提下，能够有效精准的控制剩余氧化层的厚度。
在其中一个实施例中，第一蚀刻液刻蚀氧化层的第一刻蚀速率为
。第二蚀刻液刻蚀氧化层的第三刻蚀速率为
。参见图5，图5为本申请实施例提供的一种第三刻蚀速率测试示意图，其中横坐标X表示多次不同的测试，纵坐标Y表示第三刻蚀速率，单位为A/min。第三刻蚀速率可以通过对第二蚀刻液进行小换酸控制，或者将第三蚀刻液设置为磷酸蚀刻液。如图5所示，第三刻蚀速率稳定在1.3A/min。第一蚀刻液刻蚀氮化硅层的第二刻蚀速率和第二蚀刻液刻蚀氮化硅层的第四刻蚀速率可以根据实际情况确定。参见图6，图6为本申请实施例提供的一种第二刻蚀速率测试示意图，其中，横坐标X表示多次不同的测试，纵坐标Y表示第二刻蚀速率，单位为A/min。如图6所示，第二刻蚀速率稳定在53.5A/min。参见图7，图7为本申请实施例提供的一种第四刻蚀速率测试示意图，其中，横坐标X表示多次不同的测试，纵坐标Y表示第四刻蚀速率，单位为A/min。如图7所示，第四刻蚀速率稳定在56A/min。可选的，第二刻蚀速率和第四刻蚀速率可以是半导体器件经过产品工艺制程如高温退火后的刻蚀速率。例如，第二刻蚀速率为
，第四刻蚀速率为
。
在其中一个实施例中，在所述第一刻蚀速率为0的情况下，所述第一时长分别与所述第二刻蚀速率、所述第三刻蚀速率负相关；所述第二时长与所述第一刻蚀厚度正相关，所述第二时长与所述第三刻蚀速率负相关。
在其中一个实施例中，在所述第一刻蚀速率为0，即
的情况下，对上述公式（1）和（2）进行化简整理可以得到：
所述第一时长为：
所述第二时长为：
其中，K为过度刻蚀所述半导体器件的氮化硅层的影响因子。K是经验值，其具体值可以根据制程需求确定。可选的，K的取值范围为1.1-1.5。例如，当
时，意味着需要过度刻蚀10%的时间。值得一提的是，
和
作为相互调节的刻蚀时间，当
小于0时，
取0。
可以理解的是，半导体器件经过前序工艺制程如浅沟槽隔离结构-化学机械研磨（Shallow Isolation Chemical-Mechanical Polishing, STI-CMP）的过程中会对半导体器件正面的氮化硅层进行一定程度的研磨，导致半导体器件正面氮化硅层的厚度小于背面氮化硅层的厚度。因此，在去除氮化硅制程中考虑到后续制程的影响，需要对半导体器件正面和背面的氮化硅进行有效的去除。因此，在去除氮化硅制程中会过度刻蚀半导体器件正面的氮化硅。
上述在确定第一时长和第二时长过程中，通过引入过度刻蚀氮化硅层影响因子，在半导体器件正面和背面的氮化硅层厚度不同的情况下，也能有效的去除氮化硅层，同时实现了对于剩余氧化层厚度的有效精准把控。
参见图8，图8为本申请实施例提供的一种第一蚀刻液处理方法的流程示意图。该第一蚀刻液处理方法在上述S302，即所述根据所述刻蚀参数和所述目标刻蚀厚度，利用所述第一蚀刻液至少对所述氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件之前执行。如图8所示，第一蚀刻液处理方法包括以下步骤：
S801：利用所述第一蚀刻液对包括氮化硅层的挡片进行刻蚀。
挡片（dummy wafer）是指具有氮化硅层的晶圆（SIN wafer）。在一种可能的实施方式中，可以分批次将多个挡片放入第一蚀刻液中进行刻蚀，以提高处理效率。每批次挡片的刻蚀时长可以根据实际情况设定。例如，利用第一蚀刻液对具有2000A氮化硅层的挡片进行刻蚀即dummy run具有2000ASIN的wafer，将25片（pcs）作为一批，每批挡片的刻蚀时长设置为20分钟（min）。
S802：在所述第一蚀刻液刻蚀氧化层的第五刻蚀速率满足预设刻蚀条件的情况下，停止利用所述第一蚀刻液对所述挡片进行刻蚀。
预设刻蚀条件是根据实际情况预先设定的，可以是一个数值、一个数值范围等，在此不做任何限定。第一蚀刻液刻蚀氧化层的第五刻蚀速率满足预设刻蚀条件表示第五刻蚀速率较为稳定，不会随着蚀刻液中硅（Si）的含量增加而下降，可以将此时的第一蚀刻液用于刻蚀半导体器件，实现了将第一蚀刻液刻蚀第一氧化层的刻蚀速率稳定在第一刻蚀速率，在此情况下停止利用第一蚀刻液对挡片进行刻蚀，并可以将第一蚀刻液用于执行上述S302。
由于蚀刻液，例如磷酸蚀刻液，在经过长时间的使用，其溶液本身含有的SI含量会有所增加，对于氧化层的刻蚀速率会发生变化，因此对于氧化层和氮化硅的刻蚀选择比也会发生改变。并且在不同的刻蚀时间（service time）和放置时间（lifetime）中也会对氧化层的刻蚀速率产生一定的影响。因此，经过去除氮化硅层工艺制程之后，剩余氧化层的厚度难以精准控制。如图9所示，图9提供了一种半导体器件经过SIN-RN后剩余氧化层的厚度多次测试示意图。其中，目标厚度为90A，横坐标X表示多次不同的测试，纵坐标Y表示剩余氧化层的实际厚度，单位为A。
上述利用第一蚀刻液对挡片进行蚀刻，在第一蚀刻液刻蚀氧化层的第五刻蚀速率满足预设刻蚀条件时，表明第一蚀刻液刻蚀氧化层的刻蚀速率较为稳定，不会随着蚀刻液中硅的含量增加而改变。此时停止利用第一蚀刻液对挡片进行刻蚀，并可用于刻蚀半导体器件，实现了控制第一蚀刻液刻蚀氧化层稳定在第一刻蚀速率，从而实现对于半导体器件经过去除氮化硅层工艺制程后，剩余氧化层的厚度的有效精准控制，避免了由于蚀刻液刻蚀氧化层的刻蚀速率变化导致剩余氧化层的厚度难以控制的情况。
在其中一个实施例中，在上述图8所示的利用挡片对第一蚀刻液进行预处理的过程中，选取第1片、第70片、第170片、第340片和第500片，分别检测第一蚀刻液对氧化层的第五刻蚀速率，通过计算模拟后发现，第一蚀刻液对氧化层的第五刻蚀速率会随着刻蚀挡片的片数发生变化。参见图10，以上述利用第一蚀刻液对dummy run具有2000A SIN 的wafer进行刻蚀为例，将25片（pcs）作为一批，每批挡片的刻蚀时长设置为20分钟（min）。图10为本申请实施例提供的一种第一蚀刻液刻蚀氧化层的第五刻蚀速率随挡片数量变化的拟合曲线。其中，横坐标X表示刻蚀的挡片数量，纵坐标Y表示第一蚀刻液刻蚀氧化层的第五刻蚀速率，单位为A/min，曲线拟合准确度R为0.97。具体的，所述第五刻蚀速率与所述挡片满足如下关系：
由此可见，当
之后，y约等于0，即第一蚀刻液刻蚀氧化层的第五刻蚀速率为0A/min。
上述通过拟合第一蚀刻液刻蚀氧化层的第五刻蚀速率随刻蚀挡片的数量变化曲线，可以精准的确定第一蚀刻液在刻蚀多少挡片后，第一蚀刻液刻蚀氧化层的刻蚀速率稳定在第一刻蚀速率，从而可以及时停止对挡片进行刻蚀，并用于刻蚀半导体器件，节约资源，提高第一蚀刻液预处理效率。
参见图11，图11为本申请实施例提供的一种半导体器件的制备方法流程示意图。如图11所示，该半导体器件的制备方法包括以下步骤：
S1101：提供硅衬底。
S1102：于所述硅衬底上形成氧化层。
S1103：于所述氧化层上形成氮化硅层。
S1104：采用前述任一实施例中的半导体器件刻蚀方法，刻蚀去除所述半导体器件的氮化硅层以及部分氧化层。
上述半导体器件的制备方法，提供硅衬底，于所述硅衬底上形成氧化层，于所述氧化层上形成氮化硅层。针对该半导体器件，获取第一蚀刻液和第二蚀刻液的刻蚀参数以及半导体器件的目标刻蚀厚度，然后根据刻蚀参数和目标刻蚀厚度，利用第一蚀刻液至少对半导体器件的氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件，以及利用第二蚀刻液对第一刻蚀器件的待刻蚀层进行第二时长的刻蚀，得到目标刻蚀器件，从而刻蚀去除半导体器件的氮化硅层以及部分氧化层。其中，待刻蚀层包括第一刻蚀器件的氧化层，或待刻蚀层包括第一刻蚀器件的氧化层和氮化硅层。目标刻蚀器件具有目标厚度的氧化层。也就是说，采用多槽式刻蚀方式，即利用第一蚀刻液和第二蚀刻液先后对半导体器件进行刻蚀，通过对第一蚀刻液和第二蚀刻液的刻蚀时长分别进行卡控，在满足去除半导体器件的氮化硅层的需求下，实现了对于半导体器件的氧化层剩余厚度的有效精准控制。
参见图12和图13，图12为本申请实施例提供的另一种半导体器件的制备方法流程示意图，图13为本申请实施例提供的一种半导体器件的结构示意图。为了便于说明，以半导体器件为浅沟槽半导体器件为例进行说明。如图12和图13所示，该半导体器件的制备方法包括以下步骤：
S1201：提供硅衬底1301。
S1202：于所述硅衬底上形成氧化层1302。
S1203：于所述氧化层上形成氮化硅层1303。
S1204：于所述半导体器件的氮化硅层上形成浅沟槽结构1304，所述浅沟槽结构贯穿至所述硅衬底。
S1205：采用如前述任一实施例中的半导体器件刻蚀方法，刻蚀去除所述半导体器件的氮化硅层以及与所述半导体器件的氮化硅层同层设置的浅沟槽结构，以及刻蚀去除半导体器件的部分氧化层，得到的目标刻蚀器件包括硅衬底1305、氧化层1306和浅沟槽结构1307。其中，氧化层1306的厚度为目标厚度。
为了更好的理解，下面结合图2和具体应用场景，对本申请实施例提供的半导体器件制备方法进行介绍。
将洗液槽（Tank A）210中的第一蚀刻液211和洗液槽（Tank B）220中的第二蚀刻液221均设置为温度为160℃，质量分数为85%的磷酸蚀刻液。
通过执行上述S1201-S1204后形成的结构在经过高温退火工艺制程之后，测量得到洗液槽（Tank A）210中的第一蚀刻液211刻蚀氧化层的第一刻蚀速率为0，即
，第一蚀刻液211刻蚀氮化硅层的第二刻蚀速率为33A/min，即
，洗液槽（Tank B）220中的第二蚀刻液221刻蚀氧化层的第三刻蚀速率为1.3A/min，即
，第二蚀刻液221刻蚀氮化硅层的第四刻蚀速率为38A/min，即
。半导体器件200的氧化层202的初始厚度为90A，即
，半导体器件200的氮化硅层203的厚度为1000A，即第二刻蚀厚度
，K取值为1.1。
由于
，则可以根据上述公式（3）和（4）以及目标刻蚀器件230的氧化层232的目标厚度
，分别计算第一时长
和第二时长
。例如：
（1）当目标厚度
时，第一时长
，第二时长
。在此情况下，直接利用第二蚀刻液221刻蚀半导体器件200的氧化层202和氮化硅层203，刻蚀时长为34.6min，得到目标刻蚀器件230的氧化层232的实际厚度为45.5A。
（2）当目标厚度
时，第一时长
，第二时长
。在此情况下，先利用第一蚀刻液211至少对刻蚀半导体器件200氮化硅层203进行刻蚀，刻蚀时长为13.8min，得到第一刻蚀器件。然后，利用第二蚀刻液221对第一刻蚀器件的待刻蚀层进行刻蚀，刻蚀时长为15.4min，得到目标刻蚀器件230的氧化层232的实际厚度为71A。
（3）当目标厚度
时，第一时长
，第二时长
。在此情况下，先利用第一蚀刻液211至少对刻蚀半导体器件200氮化硅层203进行刻蚀，刻蚀时长为28.5min，得到第一刻蚀器件。然后，利用第二蚀刻液221对第一刻蚀器件的待刻蚀层进行刻蚀，刻蚀时长为3.8min，得到目标刻蚀器件230的氧化层232的实际厚度为84.5A。
上述3例测试结果如图14所示，其中，横坐标X表示多次不同的测试，纵坐标Y表示剩余氧化层的实际厚度，单位为A。如图14中圆圈所示上述3例测试目标厚度和实际厚度分别对应为（70A, 71A）、（45A, 45.5A）和（85A, 84.5A）。该测试表明采用本申请实施例提供的半导体器件刻蚀方法和半导体器件的制备方法，可以在半导体器件经过去除氮化硅工艺制程过程中，对剩余氧化层的厚度进行有效精准的调控。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件刻蚀方法，其特征在于，半导体器件包括：依次层叠设置硅衬底、氧化层和氮化硅层，所述方法包括：
获取第一蚀刻液和第二蚀刻液的刻蚀参数以及所述半导体器件的目标刻蚀厚度；
根据所述刻蚀参数和所述目标刻蚀厚度，利用所述第一蚀刻液至少对所述半导体器件的氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件，以及利用所述第二蚀刻液对所述第一刻蚀器件的待刻蚀层进行第二时长的刻蚀，得到目标刻蚀器件；其中，所述待刻蚀层包括所述第一刻蚀器件的氧化层，或所述待刻蚀层包括所述第一刻蚀器件的氧化层和氮化硅层；所述目标刻蚀器件具有目标厚度的氧化层。
2.根据权利要求1所述的半导体器件刻蚀方法，其特征在于，所述目标刻蚀厚度包括所述半导体器件的氧化层所需刻蚀的第一刻蚀厚度和所述半导体器件的氮化硅层所需刻蚀的第二刻蚀厚度；
所述刻蚀参数包括所述第一蚀刻液刻蚀氧化层的第一刻蚀速率、所述第一蚀刻液刻蚀氮化硅层的第二刻蚀速率、所述第二蚀刻液刻蚀氧化层的第三刻蚀速率和所述第二蚀刻液刻蚀氮化硅层的第四刻蚀速率；
所述利用所述第一蚀刻液至少对所述半导体器件的氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件，以及利用所述第二蚀刻液对所述第一刻蚀器件的待刻蚀层进行第二时长的刻蚀，得到目标刻蚀器件前，所述方法还包括：
根据所述第一刻蚀速率、所述第二刻蚀速率、所述第三刻蚀速率、所述第四刻蚀速率、所述第一刻蚀厚度和所述第二刻蚀厚度，确定所述第一时长和所述第二时长。
3.根据权利要求2所述的半导体器件刻蚀方法，其特征在于，所述第一刻蚀厚度根据所述半导体器件的氧化层的初始厚度和所述目标厚度确定，所述第一时长和所述第二时长满足如下关系式：
其中，
为所述第一时长，
为所述第二时长，
为所述第一刻蚀速率，
为所述第二刻蚀速率，
为所述第三刻蚀速率，
为所述第四刻蚀速率，
为所述目标厚度，
为所述初始厚度，
为所述第二刻蚀厚度。
4.根据权利要求2所述的半导体器件刻蚀方法，其特征在于，所述第一刻蚀速率为
，所述第三刻蚀速率为
。
5.根据权利要求4所述的半导体器件刻蚀方法，其特征在于，在所述第一刻蚀速率为0的情况下，所述第一时长分别与所述第二刻蚀速率、所述第三刻蚀速率负相关；所述第二时长与所述第一刻蚀厚度正相关，所述第二时长与所述第三刻蚀速率负相关。
6.根据权利要求5所述的半导体器件刻蚀方法，其特征在于，所述第一时长为：
所述第二时长为：
其中，K为过度刻蚀所述半导体器件的氮化硅层的影响因子。
7.根据权利要求1所述的半导体器件刻蚀方法，其特征在于，所述根据所述刻蚀参数和所述目标刻蚀厚度，利用所述第一蚀刻液至少对所述氮化硅层进行第一时长的刻蚀，得到第一刻蚀器件前，所述方法还包括：
利用所述第一蚀刻液对包括氮化硅层的挡片进行刻蚀；
在所述第一蚀刻液刻蚀氧化层的第五刻蚀速率满足预设刻蚀条件的情况下，停止利用所述第一蚀刻液对所述挡片进行刻蚀。
8.根据权利要求7所述的半导体器件刻蚀方法，其特征在于，所述第五刻蚀速率与所述挡片满足如下关系：
其中，y为所述第五刻蚀速率，x为氮化硅层被刻蚀完的挡片数量。
9.一种半导体器件的制备方法，其特征在于，包括：
提供硅衬底；
于所述硅衬底上形成氧化层；
于所述氧化层上形成氮化硅层；
采用如权利要求1-8任一项所述的半导体器件刻蚀方法，刻蚀去除所述半导体器件的氮化硅层以及部分氧化层。
10.根据权利要求9所述的半导体器件的制备方法，所述采用如权利要求1-8任一项所述的半导体器件刻蚀方法，刻蚀去除所述半导体器件的氮化硅层以及部分氧化层前，所述方法还包括：
于所述半导体器件的氮化硅层上形成浅沟槽结构，所述浅沟槽结构贯穿至所述硅衬底；
所述采用如权利要求1-8任一项所述的半导体器件刻蚀方法，刻蚀去除所述半导体器件的氮化硅层以及部分氧化层，包括：
采用如权利要求1-8任一项所述的半导体器件刻蚀方法，刻蚀去除所述半导体器件的氮化硅层以及与所述半导体器件的氮化硅层同层设置的浅沟槽结构，以及刻蚀去除半导体器件的部分氧化层。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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| CP01 | Change in the name or title of a patent holder | ||
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Address after: 510700 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong Patentee after: Yuexin Semiconductor Technology Co.,Ltd. Address before: 510700 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong Patentee before: Guangzhou Yuexin Semiconductor Technology Co.,Ltd. |