CN115236483A - 一种测试设备、失效分析方法和测试系统 - Google Patents

一种测试设备、失效分析方法和测试系统 Download PDF

Info

Publication number
CN115236483A
CN115236483A CN202210692461.4A CN202210692461A CN115236483A CN 115236483 A CN115236483 A CN 115236483A CN 202210692461 A CN202210692461 A CN 202210692461A CN 115236483 A CN115236483 A CN 115236483A
Authority
CN
China
Prior art keywords
tested
layer
grounding
chip
metal probe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210692461.4A
Other languages
English (en)
Inventor
史江北
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210692461.4A priority Critical patent/CN115236483A/zh
Priority to PCT/CN2022/101886 priority patent/WO2023240683A1/zh
Publication of CN115236483A publication Critical patent/CN115236483A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889—Interfaces, e.g. between probe and tester

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本公开实施例提供了一种测试设备、失效分析方法和测试系统，该测试设备包括芯片载台和用于支撑芯片载台的支撑底座，且支撑底座内设置有比较模块和可调电阻模块；其中，芯片载台，用于承载被测芯片；比较模块，与可调电阻模块连接，用于对被测芯片中待测试层的接地电压与芯片载台的接地电压进行比较，根据比较结果和可调电阻模块对待测试层的接地电阻进行调节，以降低待测试层的表面荷电效应。本公开实施例能够降低待测试层的接地点和芯片载台的接地点之间的信号干扰，改善EBAC的成像效果，使得在对被测芯片进行失效分析时，可以快速且准确地定位失效点。

Description

一种测试设备、失效分析方法和测试系统
技术领域
本公开涉及集成电路失效分析技术领域，尤其涉及一种测试设备、失效分析方法和测试系统。
背景技术
随着芯片关键尺寸的不断缩小，芯片内部金属的互联集成度越来越高，不论是同层金属之间，还是不同金属层之间，隔离材料越来越薄，导致在芯片内部通常会出现各种失效现象，例如：短路、断路、微漏或者高阻等。
在对金属层的这些失效现象进行分析时，对于短路或者断路而言，可通过光学或电子显微镜等观察到明显异常；对于微漏或者高阻而言，这类失效通常表现为金属线间很微小的藕断丝连，很难定位失效位置；纳米探针的电子束吸收电流(Electron BeamAbsorbed Current，EBAC)功能是一种对微漏和高阻行之有效的定位技术。
发明内容
本公开实施例提供一种测试设备、失效分析方法和测试系统：
第一方面，本公开实施例提供了一种测试设备，所述测试设备包括芯片载台和用于支撑所述芯片载台的支撑底座，且所述支撑底座内设置有比较模块和可调电阻模块；其中：
所述芯片载台，用于承载被测芯片；
所述比较模块，与所述可调电阻模块连接，用于对所述被测芯片中待测试层的接地电压与所述芯片载台的接地电压进行比较，根据比较结果和所述可调电阻模块对所述待测试层的接地电阻进行调节，以降低所述待测试层的表面荷电效应。
在一些实施例中，所述支撑底座还设置有第一金属探针和第二金属探针；其中：
所述第一金属探针的一端与所述比较模块的第一输入端连接，所述第一金属探针的另一端与所述待测试层上的接地点连接，用于获取所述待测试层的接地电压；
所述第二金属探针的一端与所述比较模块的第二输入端连接，所述第二金属探针的另一端与所述芯片载台上的接地点连接，用于获取所述芯片载台的接地电压。
在一些实施例中，所述第一金属探针和所述第二金属探针各自独立地包括纳米探针。
在一些实施例中，所述支撑底座还设置有第一信号测试单元和第二信号测试单元；其中：
所述第一信号测试单元，用于通过所述第一金属探针测量所述待测试层的接地电压，并将测量得到的所述待测试层的接地电压提供给所述比较模块的第一输入端；
所述第二信号测试单元，用于通过所述第二金属探针测量所述芯片载台的接地电压，并将测量得到的所述芯片载台的接地电压提供给所述比较模块的第二输入端；
其中，所述第一信号测试单元连接在所述第一金属探针的一端与所述比较模块的第一输入端之间，所述第二信号测试单元连接在所述第二金属探针的一端与所述比较模块的第二输入端之间。
在一些实施例中，所述可调电阻模块，用于在确定所述待测试层的接地电压与所述芯片载台的接地电压之间的电压差值之后，控制所述可调电阻模块对应的电阻值调整为所述电压差值对应的接地阻值。
在一些实施例中，所述电压差值与接地阻值之间具有对应关系；其中：
若所述电压差值增大，则所述接地阻值减小；
若所述电压差值减小，则所述接地阻值增大。
在一些实施例中，所述被测芯片包括至少一层金属层和至少一层介电层，所述至少一层金属层包括所述待测试层；其中：
所述比较模块，还用于基于所述待测试层的接地电压与所述芯片载台的接地电压进行差分比较，以降低所述被测芯片中所述待测试层与所述芯片载台之间包含的金属层和介电层所产生的干扰信号。
在一些实施例中，所述比较模块包括第一运算放大器、第二运算放大器、第一晶体管、第二晶体管、第一电阻、第二电阻和第三晶体管，所述可调电阻模块包括可调电阻；其中：
所述第一运算放大器的负相输入端与所述待测试层上的接地点连接，所述第二运算放大器的正相输入端与所述芯片载台上的接地点连接，所述第一运算放大器的正相输入端与所述第二运算放大器的负相输入端连接；
所述第一运算放大器的输出端与所述第一晶体管的输入端连接，所述第二运算放大器的输出端与所述第二晶体管的输入端连接；
所述第一晶体管的输出端与所述第二晶体管的输出端连接，并与所述第一电阻的第一端连接；
所述第二电阻的第一端与所述第三晶体管的输入端连接，所述第一电阻的第二端、所述第二电阻的第二端和所述第三晶体管的输出端均连接于所述比较模块的输出端；
所述比较模块的输出端与所述可调电阻的输入端连接，所述可调电阻的输入端还与所述可调电阻的调节端连接，所述可调电阻的输出端接地。
在一些实施例中，所述第一晶体管、所述第二晶体管和所述第三晶体管均为二极管，且所述第三晶体管为稳压二级管。
在一些实施例中，所述支撑底座还设置有第三金属探针和第四金属探针；其中：
在所述待测试层，所述第三金属探针与所述待测试层的第一测试点连接，所述第四金属探针与所述待测试层的第二测试点连接，用于测量所述第一测试点与所述第二测试点之间是否存在失效点。
第二方面，本公开实施例提供了一种失效分析方法，应用于如第一方面任一项所述的测试设备，所述方法包括：
提供被测芯片；
将所述被测芯片放置于所述芯片载台的上表面；
向所述被测芯片中待测试层提供驱动电流；
获取所述待测试层在所述驱动电流下的分析图像；
根据所述分析图像，确定所述待测试层是否存在失效点。
在一些实施例中，在向所述被测芯片中待测试层提供驱动电流之前，所述方法还包括：
通过第一金属探针获取所述待测试层的接地电压，以及通过第二金属探针获取所述芯片载台的接地电压；
根据所述待测试层的接地电压和所述芯片载台的接地电压，确定接地阻值；
对所述可调电阻模块的电阻值进行调整，以使得调整后的电阻值等于所述接地阻值；
其中，所述第一金属探针的一端与所述比较模块的第一输入端连接，所述第一金属探针的另一端与所述待测试层上的接地点连接；所述第二金属探针的一端与所述比较模块的第二输入端连接，所述第二金属探针的另一端与所述芯片载台上的接地点连接。
在一些实施例中，所述通过第一金属探针获取所述待测试层的接地电压，包括：
在所述第一金属探针的一端与所述待测试层上的接地点连接，所述第一金属探针的另一端与第一信号测试单元连接的情况下，通过所述第一信号测试单元测量所述待测试层的接地电压，并将测量得到的所述待测试层的接地电压提供给所述比较模块的第一输入端；
所述通过第二金属探针获取所述芯片载台的接地电压，包括：
在所述第二金属探针的一端与所述芯片载台上的接地点连接，所述第二金属探针的另一端与第二信号测试单元连接的情况下，通过所述第二信号测试单元测量所述芯片载台的接地电压，并将测量得到的所述芯片载台的接地电压提供给所述比较模块的第二输入端。
在一些实施例中，所述根据所述待测试层的接地电压和芯片载台的接地电压，确定接地阻值，包括：
对所述待测试层的接地电压和所述芯片载台的接地电压进行差分运算，确定电压差值；
基于预设的电压差值和接地阻值之间的对应关系，确定所述电压差值对应的所述接地阻值。
在一些实施例中，基于所述预设的电压差值和接地阻值之间的对应关系，所述方法还包括：
若所述电压差值增大，则确定所述接地阻值减小；
若所述电压差值减小，则确定所述接地阻值增大。
在一些实施例中，所述向所述被测芯片的待测试层提供驱动电流，包括：
通过第三金属探针和第四金属探针向所述待测试层提供所述驱动电流；
其中，所述第三金属探针的一端与所述待测试层的第一测试点连接，所述第三金属探针的另一端与电流源连接；所述第四金属探针的一端与所述待测试层的第二测试点连接，所述第四金属探针的另一端接地。
在一些实施例中，所述提供被测芯片，包括：
获取所述被测芯片；
对所述被测芯片进行预处理，以暴露所述被测芯片的待测试层。
在一些实施例中，所述失效点包括高阻失效点和/或微漏失效点。
第三方面，本公开实施例提供了一种测试系统，包括被测芯片和如第一方面任一项所述的测试设备；其中，所述测试设备用于对所述被测芯片进行失效分析。
本公开实施例提供了一种测试设备、失效分析方法和测试系统，测试设备包括芯片载台和用于支撑芯片载台的支撑底座，且支撑底座内设置有比较模块和可调电阻模块；其中：芯片载台，用于承载被测芯片；比较模块，与可调电阻模块连接，用于对被测芯片中待测试层的接地电压与芯片载台的接地电压进行比较，根据比较结果和可调电阻模块对待测试层的接地电阻进行调节，以降低待测试层的表面荷电效应。这样，通过在测试设备内部设置比较模块和可调电阻模块，不仅能够降低待测试层和芯片载台之间的信号干扰，而且通过可调电阻模块来动态调节待测试层的接地电阻，还能够降低待测试层的表面荷电效应，有效避免探针尖端放电而损毁探针或被测芯片的风险，同时还能够改善EBAC的成像效果，有利于快速且准确地定位待测试层中的失效点，提高失效分析时的效率。
附图说明
图1A为一种失效现象示意图一；
图1B为一种失效现象示意图二；
图2A为一种测试机台的结构示意图；
图2B为一种被测芯片的结构示意图；
图3为一种EBAC图像示意图；
图4为本公开实施例提供的一种测试设备的组成结构示意图；
图5为本公开实施例提供的一种测试设备的具体结构示意图一；
图6为本公开实施例提供的一种待测试层的详细结构示意图；
图7为本公开实施例提供的一种测试设备的具体结构示意图二；
图8本公开实施例提供的一种失效分析方法的流程示意图；
图9为本公开实施例提供的一种测试系统的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
芯片在研制、生产和使用过程中失效是不可避免的，失效分析是确定芯片失效机理的必要手段，为有效的故障诊断提供了必要的信息，同时也为设计工程师不断改进或者修复芯片的设计提供了方向。例如，通过失效分析，可以找出产品生产过程中潜在的失效，并分析其发生原因及机理，为集成电路等的设计人员找到设计上的缺陷、工艺参数的不匹配或设计与操作中的不当等问题提供依据和方向，对寻求改进措施，避免失效发生和提升产品质量及可靠性、减少成本损失具有十分重要的意义。
随着芯片关键尺寸的不断缩小，芯片内部金属的互联集成度越来越高，不论是同层金属之间，还是不同金属层之间，隔离材料越来越薄；在芯片内部通常会出现各种失效现象，例如：短路，微漏，高阻或者断路等。
图1A示出了一种失效现象示意图一。如图1A所示，第n金属层和第n+1金属层通过接触栓塞进行连接，在用于连接第n金属层和第n+1金属层的接触栓塞中，出现了如图中所述的失效点。图1B为一种失效现象示意图二，如图1B所示，在图示芯片中出现了高阻失效点。
在对金属层的失效现象进行分析时，对于短路或者断路而言，可通过光学或电子显微镜等观察到明显异常；对于微漏或者高阻而言，这类失效通常表现为金属线间很微小的藕断丝连，很难定位失效位置；纳米探针的EBAC功能是一种行之有效的定位技术。
图2A示出了一种测试机台的结构示意图。如图2A所示，虚线圈出的为放置于测试机台(Holder，也称为载物台)表面的被测芯片，即在对被测芯片进行失效分析时，将被测芯片置于测试机台的上表面，探针1和探针2分别连接在被测芯片的当前测试层的两个检测点，其中，探针1和探针2均为纳米探针。图2B为图2A中的虚线圈出的被测芯片的结构示意图，如图2B所示，探针1连接于一个检测点，探针2连接于另一个检测点，两个检测点之间为被测芯片中的一段被测电路，这两个检测点之间的电路将存在失效现象的微小的失效点包含在内，可以理解，两个检测点距离该失效点越近，就越有利于检测。其中，探针1可以与一电流源连接，该电流源可以向被测芯片提供10纳安(nA)(或者其它电流值)的电流，探针2可以接地，在直流偏压下，发生电子感应变化，由于微小失效点的存在，被测电路不同位置的导电能力不同，在获得的EBAC图像中，微小失效点会表现出明显的异常，从而能够将失效点定位出来。
示例性地，图3示出了一种EBAC图像示意图。如图3所示，在EBAC图像中，能够定位到明显异于图像其它位置的异常点(EBAC热点)，该异常点即失效点。
需要说明的是，EBAC可定位千欧(KΩ)～兆欧(MΩ)(△I低)级别的高阻问题，也可定位100Ω～KΩ(△I高)级别的低阻漏电问题。其中，△I是指测试机台的EBAC测试模式下，探针1与探针2之间的电流变化，可理解为△I＝探针1处的电流值-探针2处的电流值。
在利用EBAC对被测芯片进行失效分析时，微漏或高阻现象极易受杂散信号(noise)的影响而被覆盖掉，需花费大量时间调机将杂散信号降到最低，而且成功率也容易受到各种因素的影响。
基于此，本公开实施例提供了一种测试设备，包括芯片载台和用于支撑芯片载台的支撑底座，且支撑底座内设置有比较模块和可调电阻模块；其中：芯片载台，用于承载被测芯片；比较模块，与可调电阻模块连接，用于对被测芯片中待测试层的接地电压与芯片载台的接地电压进行比较，根据比较结果和可调电阻模块对待测试层的接地电阻进行调节，以降低待测试层的表面荷电效应。这样，通过在测试设备内部设置比较模块和可调电阻模块，不仅能够降低待测试层和芯片载台之间的信号干扰，而且通过可调电阻模块动态调节待测试层的接地电阻，还能够降低待测试层的表面荷电效应，有效避免探针尖端放电而损毁探针或被测芯片的风险，同时还能够改善EBAC的成像效果，有利于快速且准确地定位待测试层中的失效点，提高失效分析时的效率。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图4，其示出了本公开实施例提供的一种测试设备10的组成结构示意图。如图4所示，该测试设备10可以包括芯片载台101和用于支撑芯片载台101的支撑底座102，且支撑底座102内设置有比较模块103和可调电阻模块104；其中，
芯片载台101，用于承载被测芯20；
比较模块103，与可调电阻模块104连接，用于对被测芯片20中待测试层的接地电压与芯片载台101的接地电压进行比较，根据比较结果和可调电阻模块104对待测试层的接地电阻进行调节，以降低待测试层的表面荷电效应。
需要说明的是，本公开实施例提供的测试设备10可以为一测试机台，用于对被测芯片20进行失效分析，以确定被测芯片20中存在的高阻、微漏等微小失效点。
还需要说明的是，在对被测芯片20进行失效分析时，被测芯片20被放置于芯片载台20的上表面，比较模块103的两个输入端分别接收被测芯片20中待测试层的接地电压和芯片载台101的接地电压(具体可以是芯片载台101的上表面的接地电压)，然后对待测试层的接地电压和芯片载台101的接地电压进行差分比较，从而能够将被测芯片中待测试层的接地点至芯片载台的接地点之间存在的干扰信号进行有效屏蔽，实现对被测芯片的表面降噪，提高失效点信号的信噪比，降低干扰信号的影响；进而后续在对被测芯片进行失效分析时，可以提高EBAC的成像效果，能够准确且快速地定位出失效点，提升效率。
还需要说明的是，在对待测试层的接地电压和芯片载台101的接地电压进行比较之后，根据比较结果对可调电阻模块104的电阻值进行调节，还能够实现调节被测芯片20中待测试层的接地电阻。
在这里，该接地电阻的阻值大小直接关乎到被测芯片20中待测试层的电子导向地端的效率，即直接影响荷电效应(Charging Effect)，基于待测试层的接地电压和芯片载台101的接地电压的比较结果来调节可调电阻模块104的电阻值，以降低待测试层表面的荷电效应。这样，在利用EBAC对被测芯片进行失效分析时，不仅能够动态调节待测试层的接地阻值，降低荷电效应，从而获得高质量的EBAC图像，而且由于降低了待测试层表面的荷电效应，还可以减少探针下探至待测试层表面的试错风险，有效避免探针发生尖端放电而导致探针或者被测芯片的损毁。
进一步地，参见图5，其示出了本公开实施例提供的一种测试设备10的具体结构示意图一。在一些实施例中，如图5所示，支撑底座102还设置有第一金属探针105和第二金属探针106；其中：
第一金属探针105的一端与比较模块103的第一输入端连接，第一金属探针105的另一端与待测试层上的接地点GND1连接，用于获取待测试层的接地电压；
第二金属探针106的一端与比较模块103的第二输入端连接，第二金属探针106的另一端与芯片载台101上的接地点GND2连接，用于获取芯片载台101的接地电压。
需要说明的是，比较模块103可以包括两个输入端：第一输入端和第二输入端。其中，第一金属探针105将第一输入端与被测芯片20的待测试层的接地点GND1进行连接，从而通过第一金属探针105能够获取待测试层表面的接地电压URH；第二金属探针106将第二输入端与芯片载台101的上表面的接地点GND2连接，从而能够获取芯片载台101表面的接地电压URL。
还需要说明的是，如图5所示，在支撑底座102中，在比较模块103的左侧设置有两个接口。其中，标识有URH的接口为将比较模块103的第一输入端与第一金属探针105进行连接的接口，也就是说，第一金属探针105可以设置在一连接线上，将该连接线插入接口，从而能够将第一金属探针和比较模块103的第一输入端连接；标识有URL的接口为将比较模块103的第二输入端与第二金属探针106进行连接的接口，也就是说，第二金属探针106可以设置在一连接线上，将该连接线插入接口，从而能够将第二金属探针和比较模块103的第二输入端连接。
进一步地，如图5所示，在一些实施例中，支撑底座102还设置有第三金属探针107和第四金属探针108；其中：
在待测试层，第三金属探针107与待测试层的第一测试点连接，第四金属探针108与待测试层的第二测试点连接，用于测量第一测试点与第二测试点之间是否存在失效点。
需要说明的是，前述的第一金属探针105和第二金属探针106分别与待测试层的接地点GND1和芯片载台101的接地点GND2连接，用于测量对应位置的接地电压。在测试设备10中，还设置有第三金属探针107和第四金属探针108，第三金属探针107和第四金属探针108分别与待测试层的第一测试点和第二测试点连接，第一测试点和第二测试点之间为待测试层中的被测电路，通过第三金属探针107和第四金属探针108向该段被测电路提供驱动电流，并利用显微镜等成像装置获取待测试层在该驱动电流下的EBAC图像，从而可以在获取的EBAC图像中确定被测芯片的待测试层中是否存在失效点。
通常情况下，如果不存在失效点，那么EBAC图像整体是均匀的，而如果存在失效点，那么在EBAC图像中会存在明显的异于其它位置的异常点；其中，EBAC图像中的异常点对应的位置即是被测芯片中的失效点。
在本公开实施例中，第一金属探针和第二金属探针各自独立地包括纳米探针；例如可以均为纳米探针，第三金属探针和第四金属探针也可以均为纳米探针。这样，利用纳米探针可以对被测芯片进行纳米级失效分析，如电学特性参数测量(如接地电压测量)、纳米级失效点(如高阻或者微漏)定位。
示例性地，参见图6，其示出了本公开实施例提供的一种待测试层的详细结构示意图。如图6所示，第一测试点和第二测试点为该段金属线的两个端点，第一测试点和第二测试点之间的金属线为被测电路，图6中还示出了被测芯片的接地点GND1。
图6示出了高阻和微漏两种失效点，这些失效点可能是由于电路设计或者制程缺陷等原因产生的。其中，在高阻失效点处，金属线的电阻明显增大，电阻高于其它位置；在微漏失效点处，原本应该相互绝缘的两根金属线却有接触，造成漏电。高阻和微漏是电路中很微小的缺陷，不同于短路或者断路等较大缺陷，高阻和微漏的定位更艰难和复杂。
还需要说明的是，第三金属探针107的一端与待测试层的第一测试点连接，另一端可以连接一电流源，第四金属探针108的一端与待测试层的第二测试点连接，另一端可以接地，从而通过电流源向被测芯片提供驱动电流。这样，通过EBAC实现对高阻/微漏等微小缺陷的定位。
也就是说，在本公开实施例中，测试设备中存在至少两对金属探针，其中，一对为第一金属探针和第二金属探针，第一金属探针用于将被测芯片的待测试层的接地点与比较模块的第一输入端连接，第二金属探针用于将芯片载台的接地点与比较模块的第二输入端连接，并将两个接地点的接地电压提供给比较模块，从而比较模块对这两个接地电压进行比较，根据比较结果来调节可调电阻模块的阻值，以降低被测芯片表面的荷电效应，从而在通过EBAC进行失效点定位时，能够获得高质量的EBAC图片，实现快速精准定位失效点；另一对为第三金属探针107和第四金属探针108，用于引入驱动电流，实现利用EBAC检测被测芯片的待测试层中的失效点。
还需要说明的是，第一金属探针105、第二金属探针106、第三金属探针107和第四金属探针108可以均为纳米探针，在图5中，为了进行区分，以不同的填充表示。
还需要说明的是，如图5所示，被测芯片20可以包括多层金属层(图5中示出了第一金属层203和第二金属层205两层)，失效点可以存在于某一层或者某几层金属层中，在对被测芯片20进行失效分析时，需要先对被测芯片20进行预处理，以将待测试层(在图5中，待测试层即第二金属层205)暴露，便于进行分析检测。
进一步地，在一些实施例中，支撑底座还设置有第一信号测试单元和第二信号测试单元；其中：
第一信号测试单元，用于通过第一金属探针测量待测试层的接地电压，并将测量得到的待测试层的接地电压提供给比较模块的第一输入端；
第二信号测试单元，用于通过第二金属探针测量芯片载台的接地电压，并将测量得到的芯片载台的接地电压提供给比较模块的第二输入端；
其中，第一信号测试单元连接在第一金属探针的一端与比较模块的第一输入端之间，第二信号测试单元连接在第二金属探针的一端与比较模块的第二输入端之间。
需要说明的是，接地电压可以通过信号测试单元(Signal Measurement Unit，SMU)进行测试。本公开实施例在支撑底座中设置两个信号测试单元(第一信号测试单元和第二信号测试单元)，分别用于测量待测试层的接地电压和芯片载台的接地电压，并将两个测试电压分别提供给比较模块的第一输入端和第二输入端。另外，测试设备还可以配置显示屏或者与显示屏连接，第一信号测试单元和第二信号测试单元在测量两个接地电压之后，可以将具体的电压值在显示屏上进行显示。
如前述，微漏或者高阻现象极易受杂散信号的影响而被覆盖掉，经分析，这一方面与测试机台的接地阻值有关，另一方面受待测试层以及下层金属层、介电层(绝缘层)等的杂散信号(也称干扰信号)的影响。
理论上，待测试层的接地点和芯片载台上表面的接地点的电势是时刻相同的，但由于金属层、介电层等的干扰造成了干扰信号的存在，利用比较模块103进行差分降噪，可有效屏蔽干扰信号，实现对被测芯片的表面降噪。因此，在一些实施例中，如图5所示，被测芯片20包括至少一层金属层和至少一层介电层，至少一层金属层包括待测试层；其中：
比较模块103，还用于基于待测试层的接地电压与芯片载台101的接地电压进行差分比较，以降低被测芯片20中待测试层与芯片载台101之间包含的金属层和介电层所产生的干扰信号。
需要说明的是，在图5中，被测芯片20可以包括硅衬底201、第一介电层202、第一金属层203、第二介电层204和第二金属层205。其中，第二金属层205为待测试层。
在本公开实施例中，通过比较模块103对待测试层的接地电压和芯片载台101的接地电压进行差分比较，将待测试层至芯片载台101上表面之间存在的若干金属层、介电层等产生的干扰信号进行有效屏蔽，在对被测芯片20进行失效分析时，能够有效降低干扰信号，提高失效点信号的信噪比，从而能够得到更好的EBAC成像效果，快速找到失效点。
进一步地，在本公开实施例中，比较模块可以通过差分比较器(如窗口比较器)来实现，可调电阻模块可以通过可调电阻(如变阻器)来实现，参见图7，其示出了本公开实施例提供的一种测试设备10的具体结构示意图二。在一些实施例中，如图7所示，比较模块103包括第一运算放大器A1、第二运算放大器A2、第一晶体管D1、第二晶体管D2、第一电阻R1、第二电阻R2和第三晶体管D3，可调电阻模块104包括可调电阻R；其中：
第一运算放大器A1的负相输入端与待测试层上的接地点GND1连接，第二运算放大器A2的正相输入端与芯片载台101上的接地点GND2连接，第一运算放大器A1的正相输入端与第二运算放大器A2的负相输入端连接；
第一运算放大器A1的输出端与第一晶体管D1的输入端连接，第二运算放大器A2的输出端与第二晶体管D2的输入端连接；
第一晶体管D1的输出端与第二晶体管D2的输出端连接，并与第一电阻R1的第一端连接；
第二电阻R2的第一端与第三晶体管D3的输入端连接，第一电阻R1的第二端、第二电阻R2的第二端和第三晶体管D3的输出端均连接于比较模块103的输出端；
比较模块103的输出端与可调电阻R的输入端连接，可调电阻R的输入端还与可调电阻R的调节端连接，可调电阻R的输出端接地。
需要说明的是，如图7所示，为了便于示出比较模块103和可调电阻模块104的电路组成以及连接关系，将比较模块103的具体结构在右上角的虚线框中示出，将可调电阻模块104的具体结构在右下角的虚线框中示出。被测芯片20的待测试层的接地点GND1与第一运算放大器A1的负向输入端(即比较模块103的第一输入端)连接，第一运算放大器A1对待测试层的接地电压URH进行放大处理，得到第一电压Uo1；芯片载台101表面的接地点GND2与第二运算放大器A2的正向输入端(即比较模块103的第二输入端)连接，第二运算放大器A2对芯片载台101的接地电压URL进行放大处理，得到第二电压Uo2；然后经过第一晶体管D1、第二晶体管D2、第一电阻R1、第二电阻R2和第三晶体管D3，最终在比较模块103的输出端处得到比较模块的输出电压Uo，该输入电压Uo作为可调电阻模块104的输入电压。
还需要说明的是，如图7所示，可调电阻模块104可以由可调电阻R实现，可调电阻R具体可以为一变阻器，其阻值可以调节。可调电阻R的输入端的输入电压Uin为比较模块103的输出电压Uo，通过可调电阻R的调节端的滑动，可以改变可调电阻R的阻值。在图7中，调节端上滑，则可调电阻R的阻值增大，调节端下滑，则可调电阻R的阻值减小，可调电阻R的输出端的电压为Uout，可调电阻R的输出端接地。
还需要说明的是，如图7(或者图6)所示，在支撑底座102中，比较模块的右侧设有标识为Uo的接口，可调电阻模块104的左侧和右侧分别设有标识为Uin和Uout的接口。其中，可以通过一连接线将比较模块103的右侧的接口与可调电阻模块104左侧的接口连接，从而能够将比较模块103的输出端输出的电压Uo提供给可调电阻模块104的输入端，作为可调电阻模块104的输入电压Uin；可调电阻模块104右端的接口可以通过一连接线接地，从而实现将可调电阻模块104的输出端接地。还需要说明的是，第一晶体管D1、第二晶体管D2和第三晶体管D3均为二极管，且第三晶体管D3为稳压二级管。这样，第三晶体管D3还可以起到稳压效果，使得比较模块103的输出电压稳定。
进一步地，对于可调电阻模块，在一些实施例中，可调电阻模块，用于在确定待测试层的接地电压与芯片载台的接地电压之间的电压差值之后，控制可调电阻模块对应的电阻值调整为电压差值对应的接地阻值。
需要说明的是，如图7所示，在支撑底座中还可以设置有阻值调节扭109，通过旋转阻值调节扭109来调节可调电阻模块104的阻值，实现对待测试层的接地阻值调节。这样，通过动态改变待测试层的接地阻值，降低待测试层表面的荷电效应。
在本公开实施例中，对可调电阻模块的阻值调节是以待测试层的接地电压与芯片载台的接地电压为依据的。将待测试层的接地电压与芯片载台的接地电压之差确定为电压差值，该电压差值和接地阻值之间具有对应关系，经分析，若电压差值增大，则接地阻值减小；若电压差值减小，则接地阻值增大。
还需要说明的是，对于电压差值和接地阻值的具体对应关系，可以是对若干个样品芯片进行失效分析，并在分析过程中，调节可调电阻模块104的电阻值，将成像效果最佳时对应的电阻值确定为对应当前的电压差值的接地电阻。
示例性地，表1为电压差值和接地电阻的示例性对应关系表。
表1
电压差值(V)＝U<sub>RH</sub>-U<sub>RL</sub> R<sub>W</sub>(Ω)
-5 150
-4 120
-3 100
-2 80
0 60
+2 50
+3 40
+4 25
+5 10
需要说明的是，表1为电压差值(URH-URL)(单位为：伏特/V)与接地阻值(RW)(单位为：欧姆/Ω)的对应关系的示例，其中，电压差值即待测试层的接地电压与芯片载台的接地电压之差，接地阻值为在成像效果最好时，与该电压差值对应的可调电阻模块的电阻值，也可以理解为被测芯片的待测试层的接地电阻的电阻值。
这样，基于表1所示的对应关系，在对被测芯片进行失效分析时，可以根据电压差值将可调电阻模块的电阻值调整为对应的接地阻值，从而实现动态调节接地阻值，改善被测芯片表面的荷电效应，获得最优的EBAC成像效果。
简言之，本公开实施例设计了一种新型测试机台(即测试设备10)，用于解决微漏或高阻缺陷定位困难的问题，能够降低杂散信号的影响，提高失效点定位效率和成功率。本公开实施例的整体思路为在已有测试机台的基础上集成窗口比较器和变阻器，实现样品(即被测芯片)表面降噪和动态调节接地阻值的功能。其中：
对于窗口比较器而言，利用差分比较的方法，将待测试层接地点至芯片载台上表面间存在的若干金属层、介电层产生的干扰信号进行有效屏蔽。
对于变阻器而言，动态调节待测试层接地点的接地阻值，可以改善样品表面荷电效应，从而获得最优成像效果；同时由于可以根据电压差值调整接地阻值，此时无需多次调节探针，还可以降低探针下探时(尖端放电)的试错风险。
本公开实施例提供了一种测试设备，包括芯片载台和用于支撑芯片载台的支撑底座，且支撑底座内设置有比较模块和可调电阻模块；其中：芯片载台，用于承载被测芯片；比较模块，与可调电阻模块连接，用于对被测芯片中待测试层的接地电压与芯片载台的接地电压进行比较，根据比较结果和可调电阻模块对待测试层的接地电阻进行调节，以降低待测试层的表面荷电效应。这样，通过在测试设备内部设置比较模块和可调电阻模块，不仅能够降低待测试层和芯片载台之间的信号干扰，而且通过可调电阻模块动态调节待测试层的接地电阻，还能够降低待测试层的表面荷电效应，有效避免探针尖端放电而损毁探针或被测芯片的风险，同时还能够缩短调试测试设备所需时间，改善EBAC的成像效果，有利于快速且准确地定位待测试层中的失效点，提高失效分析的效率。
本公开的另一实施例中，参见图8，其示出了本公开实施例提供的一种失效分析方法的流程示意图。如图8所示，该方法可以包括：
S301、提供被测芯片。
S302、将被测芯片放置于芯片载台的上表面。
需要说明的是，本公开实施例提供的测试方法应用于前述实施例中的测试设备10，基于该测试设备实现对被测芯片的失效分析。
还需要说明的是，在对被测芯片进行失效分析时，首先需要将被测芯片的待测试层裸露出来。因此，在一些实施例中，提供被测芯片，可以包括：
获取被测芯片；
对被测芯片进行预处理，以暴露被测芯片的待测试层。
需要说明的是，首先获取需要进行失效分析的被测芯片，然后对被测芯片进行预处理，将待测试层暴露出来，以对待测试层进行分析。其中，预处理的方式可以为：研磨或者腐蚀等方式，将被测芯片的上层封装结构或者所有封装结构去除，然后可以利用光电子探测器等装置进行缺陷的初步定位，在定位出缺陷的大致位置之后，进一步去除被测芯片中金属层、介电层等，从而将待测试层暴露出来。然后将预处理后的待测芯片放置在芯片载台的上表面以对其进行失效分析。
S303、向被测芯片中待测试层提供驱动电流。
S304、获取待测试层在驱动电流下的分析图像。
需要说明的是，本公开实施例利用EBAC对被测芯片进行失效点定位，为了消除干扰信号对EBAC成像效果的干扰，以及接地阻值对EBAC成像效果的影响，在测试设备中集成了比较模块和可调电阻模块，实现差分降噪和待测试层接地电阻的动态调节，从而得到成像效果好的EBAC图像用作分析图像。
因此，在一些实施例中，在向被测芯片中待测试层提供驱动电流之前，该方法还可以包括：
通过第一金属探针获取待测试层的接地电压，以及通过第二金属探针获取芯片载台的接地电压；
根据待测试层的接地电压和芯片载台的接地电压，确定接地阻值；
对可调电阻模块的电阻值进行调整，以使得调整后的电阻值等于接地阻值；
其中，第一金属探针的一端与比较模块的第一输入端连接，第一金属探针的另一端与待测试层上的接地点连接；第二金属探针的一端与比较模块的第二输入端连接，第二金属探针的另一端与芯片载台的上的接地点连接。
需要说明的是，第一金属探针连接在比较模块的第一输入端和待测试层上的接地点之间，从而通过第一金属探针获取待测试层的接地电压；第二金属探针连接在比较模块的第二输入端和芯片载台上的接地点之间，从而通过第二金属探针获取芯片载台的接地电压。
更具体地，本公开实施例可以通过信号测试单元来确定待测试层的接地电压和芯片载台的接地电压的具体值。因此，在一些实施例中，通过第一金属探针获取待测试层的接地电压，可以包括：
在第一金属探针的一端与待测试层上的接地点连接，第一金属探针的另一端与第一信号测试单元连接的情况下，通过第一信号测试单元测量待测试层的接地电压，并将测量得到的待测试层的接地电压提供给比较模块的第一输入端；
通过第二金属探针获取芯片载台的接地电压，可以包括：
在第二金属探针的一端与芯片载台上的接地点连接，第二金属探针的另一端与第二信号测试单元连接的情况下，通过第二信号测试单元测量芯片载台的接地电压，并将测量得到的芯片载台的接地电压提供给比较模块的第二输入端。
需要说明的是，第一信号测试单元可以连接在第一金属探针和比较模块的第一输入端之间，用于通过第一金属探针测量被测芯片的待测试层的接地电压；第二信号测试单元可以连接在第二金属探针和比较模块的第二输入端之间，用于通过第二金属探针测量芯片载台的待测试层的接地电压。
第一信号测试单元和第二信号测试在测量到被测芯片的待测试层的接地电压和芯片载台的待测试层的接地电压后，可以将具体的电压值在一显示屏上进行显示。
根据测量到的待测试层的接地电压和芯片载台的接地电压，确定接地阻值，并将可调电阻模块的电阻值调整为为接地阻值。这样，通过调节可调电阻模块的电阻值，实现动态调节被测芯片的待测试层的接地电阻，在EBAC测试时，能够获取更优的图像。
其中，在一些实施例中，根据待测试层的接地电压和芯片载台的接地电压，确定接地阻值，可以包括：
对待测试层的接地电压和芯片载台的接地电压进行差分运算，确定电压差值；
基于预设的电压差值和接地阻值之间的对应关系，确定电压差值对应的接地阻值。
需要说明的是，用待测试层的接地电压减去芯片载台的接地电压，得到电压差值，从预设的电压差值和接地阻值之间的对应关系中确定与该电压差值对应的接地阻值。
在一些实施例中，基于预设的电压差值和接地阻值之间的对应关系，该方法还可以包括：
若电压差值增大，则确定接地阻值减小；
若电压差值减小，则确定接地阻值增大。
需要说明的是，电压差值和接地阻值之间可以为正相关关系，具体对应关系可以如前述表1所示，每一电压差值均与一接地阻值对应，据此对可调电阻模块进行阻值调节。
其中，对应关系可以通过实验的方式获取，以成像效果最优时记录到的电压差值和接地阻值为准。具体地，在确定预设关系时，本公开实施例可以提供多个样品芯片，确定每一个样品芯片的电压差值和对应的接地阻值，最终确定出预设的电压差值和接地阻值之间的对应关系，得到表1所示的对应关系。
以任意一个样品芯片为例，利用本公开实施例提供的测试设备按照正常失效分析流程对该样品芯片进行失效分析，这里默认测试设备的各部件之间已经连接好，样品芯片被放置于芯片载台上，将样品芯片的待测试层的接地点与第一金属探针的一端连接，第二金属探针已经与芯片载台的接地点连接；将待测试层中的第一测试点与第三金属探针连接，将待测试层中的第二测试点与第四金属探针连接。通过第三金属探针和第四金属探针向待测试层提供驱动电流，并改变可调电阻模块的电阻值，调节方式可以为旋转测试设备上的阻值调节扭，这时候可以观察到在不同阻值下的EBAC图像，当成像效果最佳时，也就是从EBAC图像中可以清晰明显地观察到失效点时，将对应的电阻值确定为接地阻值，样品芯片的待测试层的接地电压和芯片载台的接地电压之差为电压差值，就得到一组对应的电压差值和接地阻值。
对每个样品芯片都按照相同的方式进行测试分析，最终能够得到多组对应的电压差值和接地阻值，其中，可能存在有多个样品芯片都对应同样的电压差值，但是对应的接地阻值存在误差范围内的差异，或者电压差值和接地阻值都存在误差范围内的差异，这时候，可以对多个电压差值和/或多个接地阻值分别进行求平均值处理，将得到的平均值确定为一对电压差值和接地阻值。另外，还有可能由于操作失误等原因，存在一些明显偏离误差范围的数据，对于这些数据则直接丢弃。这样，就得到了预设的电压差值和接地阻值之间的对应关系。从而在测量出电压差值之后，基于该对应关系就能够确定出对应的接地阻值，以对可调电阻模块的电阻值进行调节，能够提高成像效果。
进一步地，比较模块具体可以实现对待测试层的接地电压和芯片载台的接地电压进行差分降噪。在被测芯片的待测试层和芯片载台的上表面之间存在若干金属层、介电层等，这些金属层、介电层会产生干扰信号，影响EBAC的成像效果。本公开实施例利用比较模块对待测试层的接地电压与芯片载台的接地电压进行差分比较，实现降噪效果，能够降低被测芯片中待测试层与芯片载台之间包含的金属层和介电层所产生的干扰信号，改善EBAC的成像效果，有利于对被测芯片进行失效分析，快速定位失效点。
在一些实施例中，向被测芯片的待测试层提供驱动电流，可以包括：
通过第三金属探针和第四金属探针向待测试层提供所述驱动电流；
其中，第三金属探针的一端与待测试层的第一测试点连接，第三金属探针的另一端与电流源连接；第四金属探针的一端与待测试层的第二测试点连接，第四金属探针的另一端接地。
需要说明的是，第一测试点和第二测试点之间即为被测芯片的待测试层中被测试的电路，第一测试点和第二测试点距离失效点越近，就越有利于定位失效点。第三金属探针的一端与第一测试点连接，另一端可以与一电流源连接，第四金属探针的一端与第二测试点连接，另一端可以与地连接。从而可以通过该电流源提供驱动电流，并通过第三金属探针和第四金属探针引入被测芯片。
在驱动电流通入的情况下，获取待测试层的EBAC图像(即分析图像)，其中，获取待测试层的EBAC图像的方式可以为通过任何合适的显微镜等方式。
S305、根据分析图像，确定待测试层是否存在失效点。
需要说明的是，在获取分析图像之后，从该分析图像中确定待测试层是否存在失效点。其中，如果待测试层不存在失效点，则分析图像整体比较均匀，如果存在失效点，则失效点的成像会明显异于图像中的其它部分，从而能够将失效点定位出来。分析图像可以参照图3所示。其中，失效点可以包括高阻失效点和/或微漏失效点，从而基于本公开实施例提供的方法能够实现对高阻、微漏等难以进行定位的失效点的快速准确定位。
还需要说明的是，如果待测试层不存在失效点，则说明失效点可能存在于其它金属层中，这时候可以将已经测试过的待测试层去除，暴露新的金属层作为待测试层，继续以本方法进行失效分析，以确定失效点。
对于本公开实施例中未披露的细节，可以参照前述实施例的描述而理解。
本公开实施例将窗口比较器和变阻器集成到纳米探针测试机台上，尤其用于EBAC功能下对高阻，微漏电路的精确定位。利用窗口比较器的差分降噪功能，可将被测芯片中待测试层接地端至芯片载台上表面间的金属层，绝缘层产生的杂讯有效去除，有效提高EBAC下高阻，微漏信号的信噪比。利用可变电阻器的调阻功能，动态调节待测试层至接地端的接地阻值获得更优的EBAC图像，另外，动态调节接地阻值，还可减少探针下探至样品表面的试错风险，避免尖端放电损毁探针或样品。
本公开实施例提供了一种失效分析方法，该方法应用于前述实施例所述的测试设备，该方法包括：提供被测芯片；将被测芯片放置于芯片载台的上表面；向被测芯片的待测试层提供驱动电流；获取待测试层在驱动电流下的分析图像；根据分析图像，确定待测试层是否存在失效点。不仅能够降低待测试层和芯片载台之间的信号干扰，而且通过动态调节待测试层的接地电阻，还能够降低待测试层的表面荷电效应，有效避免探针尖端放电而损毁探针或被测芯片的风险，同时还能够改善EBAC的成像效果，有利于快速且准确地定位待测试层中的失效点，提高失效分析时的效率。
本公开的再一实施例中，参见图9，其示出了本公开实施例提供的一种测试系统40的组成结构示意图。如图9所示，该测试系统40包括被测芯片20和如前述实施例任一项所述的测试设备10；其中，测试设备10用于对被测芯片20进行失效分析。
在本公开实施例中，对于该测试系统40而言，由于其包括前述实施例所述的测试设备10，从而现在对被测芯片20进行失效分析时，能够缩短调试时间，快速定位高阻和微漏缺陷位置，提高效率。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种测试设备，其特征在于，所述测试设备包括芯片载台和用于支撑所述芯片载台的支撑底座，且所述支撑底座内设置有比较模块和可调电阻模块；其中：
所述芯片载台，用于承载被测芯片；
所述比较模块，与所述可调电阻模块连接，用于对所述被测芯片中待测试层的接地电压与所述芯片载台的接地电压进行比较，根据比较结果和所述可调电阻模块对所述待测试层的接地电阻进行调节，以降低所述待测试层的表面荷电效应。
2.根据权利要求1所述的测试设备，其特征在于，所述支撑底座还设置有第一金属探针和第二金属探针；其中：
所述第一金属探针的一端与所述比较模块的第一输入端连接，所述第一金属探针的另一端与所述待测试层上的接地点连接，用于获取所述待测试层的接地电压；
所述第二金属探针的一端与所述比较模块的第二输入端连接，所述第二金属探针的另一端与所述芯片载台上的接地点连接，用于获取所述芯片载台的接地电压。
3.根据权利要求2所述的测试设备，其特征在于，所述第一金属探针和所述第二金属探针各自独立地包括纳米探针。
4.根据权利要求2所述的测试设备，其特征在于，所述支撑底座还设置有第一信号测试单元和第二信号测试单元；其中：
所述第一信号测试单元，用于通过所述第一金属探针测量所述待测试层的接地电压，并将测量得到的所述待测试层的接地电压提供给所述比较模块的第一输入端；
所述第二信号测试单元，用于通过所述第二金属探针测量所述芯片载台的接地电压，并将测量得到的所述芯片载台的接地电压提供给所述比较模块的第二输入端；
其中，所述第一信号测试单元连接在所述第一金属探针的一端与所述比较模块的第一输入端之间，所述第二信号测试单元连接在所述第二金属探针的一端与所述比较模块的第二输入端之间。
5.根据权利要求4所述的测试设备，其特征在于，
所述可调电阻模块，用于在确定所述待测试层的接地电压与所述芯片载台的接地电压之间的电压差值之后，控制所述可调电阻模块对应的电阻值调整为所述电压差值对应的接地阻值。
6.根据权利要求5所述的测试设备，其特征在于，所述电压差值与接地阻值之间具有对应关系；其中：
若所述电压差值增大，则所述接地阻值减小；
若所述电压差值减小，则所述接地阻值增大。
7.根据权利要求1所述的测试设备，其特征在于，所述被测芯片包括至少一层金属层和至少一层介电层，所述至少一层金属层包括所述待测试层；其中：
所述比较模块，还用于基于所述待测试层的接地电压与所述芯片载台的接地电压进行差分比较，以降低所述被测芯片中所述待测试层与所述芯片载台之间包含的金属层和介电层所产生的干扰信号。
8.根据权利要求1至7任一项所述的测试设备，其特征在于，所述比较模块包括第一运算放大器、第二运算放大器、第一晶体管、第二晶体管、第一电阻、第二电阻和第三晶体管，所述可调电阻模块包括可调电阻；其中：
所述第一运算放大器的负相输入端与所述待测试层上的接地点连接，所述第二运算放大器的正相输入端与所述芯片载台上的接地点连接，所述第一运算放大器的正相输入端与所述第二运算放大器的负相输入端连接；
所述第一运算放大器的输出端与所述第一晶体管的输入端连接，所述第二运算放大器的输出端与所述第二晶体管的输入端连接；
所述第一晶体管的输出端与所述第二晶体管的输出端连接，并与所述第一电阻的第一端连接；
所述第二电阻的第一端与所述第三晶体管的输入端连接，所述第一电阻的第二端、所述第二电阻的第二端和所述第三晶体管的输出端均连接于所述比较模块的输出端；
所述比较模块的输出端与所述可调电阻的输入端连接，所述可调电阻的输入端还与所述可调电阻的调节端连接，所述可调电阻的输出端接地。
9.根据权利要求8所述的测试设备，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管均为二极管，且所述第三晶体管为稳压二级管。
10.根据权利要求1所述的测试设备，其特征在于，所述支撑底座还设置有第三金属探针和第四金属探针；其中：
在所述待测试层，所述第三金属探针与所述待测试层的第一测试点连接，所述第四金属探针与所述待测试层的第二测试点连接，用于测量所述第一测试点与所述第二测试点之间是否存在失效点。
11.一种失效分析方法，其特征在于，应用于如权利要求1至10任一项所述的测试设备，所述方法包括：
提供被测芯片；
将所述被测芯片放置于所述芯片载台的上表面；
向所述被测芯片中待测试层提供驱动电流；
获取所述待测试层在所述驱动电流下的分析图像；
根据所述分析图像，确定所述待测试层是否存在失效点。
12.根据权利要求11所述的方法，其特征在于，在向所述被测芯片中待测试层提供驱动电流之前，所述方法还包括：
通过第一金属探针获取所述待测试层的接地电压，以及通过第二金属探针获取所述芯片载台的接地电压；
根据所述待测试层的接地电压和所述芯片载台的接地电压，确定接地阻值；
对所述可调电阻模块的电阻值进行调整，以使得调整后的电阻值等于所述接地阻值；
其中，所述第一金属探针的一端与所述比较模块的第一输入端连接，所述第一金属探针的另一端与所述待测试层上的接地点连接；所述第二金属探针的一端与所述比较模块的第二输入端连接，所述第二金属探针的另一端与所述芯片载台上的接地点连接。
13.根据权利要求12所述的方法，其特征在于，所述通过第一金属探针获取所述待测试层的接地电压，包括：
在所述第一金属探针的一端与所述待测试层上的接地点连接，所述第一金属探针的另一端与第一信号测试单元连接的情况下，通过所述第一信号测试单元测量所述待测试层的接地电压，并将测量得到的所述待测试层的接地电压提供给所述比较模块的第一输入端；
所述通过第二金属探针获取所述芯片载台的接地电压，包括：
在所述第二金属探针的一端与所述芯片载台上的接地点连接，所述第二金属探针的另一端与第二信号测试单元连接的情况下，通过所述第二信号测试单元测量所述芯片载台的接地电压，并将测量得到的所述芯片载台的接地电压提供给所述比较模块的第二输入端。
14.根据权利要求12所述的方法，其特征在于，所述根据所述待测试层的接地电压和芯片载台的接地电压，确定接地阻值，包括：
对所述待测试层的接地电压和所述芯片载台的接地电压进行差分运算，确定电压差值；
基于预设的电压差值和接地阻值之间的对应关系，确定所述电压差值对应的所述接地阻值。
15.根据权利要求14所述的方法，其特征在于，基于所述预设的电压差值和接地阻值之间的对应关系，所述方法还包括：
若所述电压差值增大，则确定所述接地阻值减小；
若所述电压差值减小，则确定所述接地阻值增大。
16.根据权利要求11所述的方法，其特征在于，所述向所述被测芯片的待测试层提供驱动电流，包括：
通过第三金属探针和第四金属探针向所述待测试层提供所述驱动电流；
其中，所述第三金属探针的一端与所述待测试层的第一测试点连接，所述第三金属探针的另一端与电流源连接；所述第四金属探针的一端与所述待测试层的第二测试点连接，所述第四金属探针的另一端接地。
17.根据权利要求11所述的方法，其特征在于，所述提供被测芯片，包括：
获取所述被测芯片；
对所述被测芯片进行预处理，以暴露所述被测芯片的待测试层。
18.根据权利要求11所述的方法，其特征在于，所述失效点包括高阻失效点和/或微漏失效点。
19.一种测试系统，其特征在于，包括被测芯片和如权利要求1至10任一项所述的测试设备；其中，所述测试设备用于对所述被测芯片进行失效分析。
CN202210692461.4A 2022-06-17 2022-06-17 一种测试设备、失效分析方法和测试系统 Pending CN115236483A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210692461.4A CN115236483A (zh) 2022-06-17 2022-06-17 一种测试设备、失效分析方法和测试系统
PCT/CN2022/101886 WO2023240683A1 (zh) 2022-06-17 2022-06-28 一种测试设备、失效分析方法和测试系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210692461.4A CN115236483A (zh) 2022-06-17 2022-06-17 一种测试设备、失效分析方法和测试系统

Publications (1)

Publication Number Publication Date
CN115236483A true CN115236483A (zh) 2022-10-25

Family

ID=83669010

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210692461.4A Pending CN115236483A (zh) 2022-06-17 2022-06-17 一种测试设备、失效分析方法和测试系统

Country Status (2)

Country Link
CN (1) CN115236483A (zh)
WO (1) WO2023240683A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116381441A (zh) * 2023-03-15 2023-07-04 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 半导体器件失效分析方法、装置、计算机设备和存储介质

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4090657B2 (ja) * 2000-02-01 2008-05-28 株式会社日立製作所 プローブ装置
TWI362496B (en) * 2008-03-05 2012-04-21 Nanya Technology Corp Apparatus for testing chip and circuit of probe card
CN205484687U (zh) * 2015-12-10 2016-08-17 华测检测认证集团股份有限公司 通用型芯片失效分析的测试装置
CN106338684A (zh) * 2016-11-09 2017-01-18 上海华力微电子有限公司 一种失效分析方法
CN111736058B (zh) * 2020-06-18 2021-08-10 清华大学 适用于芯片测试系统的测试平台
CN112379242B (zh) * 2020-10-27 2021-08-10 珠海格力电器股份有限公司 芯片失效点定位方法、装置及系统
CN113406484B (zh) * 2021-08-19 2021-11-09 华芯半导体研究院(北京)有限公司 对芯片进行失效分析的装置及方法
CN114487609A (zh) * 2022-01-27 2022-05-13 上海华力微电子有限公司 用于确认互连线接触高阻的测试方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116381441A (zh) * 2023-03-15 2023-07-04 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 半导体器件失效分析方法、装置、计算机设备和存储介质

Also Published As

Publication number Publication date
WO2023240683A1 (zh) 2023-12-21

Similar Documents

Publication Publication Date Title
US6791344B2 (en) System for and method of testing a microelectronic device using a dual probe technique
US20060012385A1 (en) Integration of photon emission microscope and focused ion beam
EP0599544A1 (en) Capacitive electrode system for detecting open solder joints in printed circuit assemblies
US5948217A (en) Method and apparatus for endpointing while milling an integrated circuit
CN1851488A (zh) 用容性测量检测不可访问的插针上的短路的方法和装置
US11709199B2 (en) Evaluation apparatus for semiconductor device
CN115236483A (zh) 一种测试设备、失效分析方法和测试系统
JP2013187510A (ja) 半導体検査装置および半導体検査方法
JP3955445B2 (ja) 半導体装置の検査方法及び試料検査装置
US6154039A (en) Functional OBIC analysis
US11391756B2 (en) Probe module and probe
KR100936971B1 (ko) 프로브카드의 오에스, 평탄도 및 누설전류 측정방법 및 그시스템
JP4290316B2 (ja) 配線ショート箇所の検査方法及び検査装置
US20030057988A1 (en) Semiconductor device inspecting method using conducting AFM
JP2001515594A (ja) 裏面放出型顕微鏡検査を用いた探測
US8907691B2 (en) Integrated circuit thermally induced noise analysis
JP4901154B2 (ja) 半導体装置の検査方法および検査装置ならびに半導体装置の製造方法
US11977099B2 (en) Method for manufacturing semiconductor device
JP2005347773A5 (zh)
TWI600910B (zh) Dynamic response analysis probe device
KR101904550B1 (ko) 전기 회로 검사 시스템 및 그 방법
US7899237B2 (en) Method, apparatus and system for detecting anomalies in mixed signal devices
JP2814953B2 (ja) 故障モードの特定方法
CN114355136A (zh) 半导体器件高阻失效的测试方法
TW202009501A (zh) 與面向受測裝置側之光源整合的晶圓探針卡及製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination