CN115221083A - 一种PCIe中断处理方法、装置、设备及介质 - Google Patents

一种PCIe中断处理方法、装置、设备及介质 Download PDF

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Abstract

本申请公开了一种PCIe中断处理方法、装置、设备及介质，涉及计算机技术领域，包括：获取当前产生的内部中断信号；根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。通过上述技术方案，扩展了FPGA对处理器中断的兼容性，有利于实现FPGA逻辑平台化建设。

Description

一种PCIe中断处理方法、装置、设备及介质
技术领域
本发明涉及计算机技术领域，特别涉及一种PCIe中断处理方法、装置、设备及介质。
背景技术
随云计算技术的蓬勃发展，越来越多的业务需依靠云端处理，因此大量的数据就要高效的实时处理分析，由于数据的分析、处理等都会占用大量的服务器资源。与此同时，随着摩尔定律的失效，CPU（central processing unit)，即中央处理器）计算能力的增长已经无法满足这些业务的诉求。异构加速系统已成为了主要选择的方向，可以将有关数据计算可卸载到异构加速平台处理。这些年随着FPGA（Field Programmable Gate Array，即现场可编程逻辑门阵列）器件作为一种高性能、低功耗的可编程芯片，在处理海量数据时，FPGA计算效率更高，优势更为突出，尤其在大量服务器部署时，隐形的运营成本会得到显著降低，因此基于FPGA的异构平台为实现异构加速平台的应用提供了一条新的实现途经。
目前基于FPGA的云平台应用在数据中心越来越广泛，并且随着FPGA器件型号的升级，所支持的PCIe中断类型由传统INTx中断、MSI中断（（message signal interrupt，即信息信号中断））或者是MSIX中断中的一种转变成支持以上多种中断类型。然而在早期开发中为了快速和驱动软件配合简单开发，FPGA逻辑设计中只完成和其中一种中断的类型匹配设计，不支持其他两种中断方式。也即FPGA的PCIe中断类型根据软件驱动的需求选择INTx中断、MSI中断或MSIX中断中的其中一种中断类型进行逻辑设计。这样就会导致在后续和驱动平台升级开发的过程中，如果支持的中断类型发生变化，需要重新去修改FPGA逻辑去配合软件的升级。这样一来，不仅需要重新对中断的逻辑接口选择，重新编写逻辑设计代码，不具备兼容性，还使得FPGA云平台需要固件升级，增加了整体项目的周期和维护性，不利于FPGA逻辑平台化的建设。
综上，如何扩展FPGA对处理器中断的兼容性，并维护FPGA逻辑平台化的建设是目前有待解决的问题。
发明内容
有鉴于此，本发明的目的在于提供一种PCIe中断处理方法、装置、设备及介质，能够扩展FPGA对处理器中断的兼容性，并维护FPGA逻辑平台化的建设。其具体方案如下：
第一方面，本申请公开了一种PCIe中断处理方法，包括：
获取当前产生的内部中断信号；
根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；
通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。
可选的，所述获取当前产生的内部中断信号，包括：
获取内核中当前产生的内部中断信号。
可选的，所述根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，包括：
读取PCIe IP核输出的中断向量信号中的中断类型标识符，并根据所述中断类型标识符确定出当前FPGA支持的PCIe中断类型。
可选的，所述根据所述PCIe中断类型确定出相应的目标中断处理机制，包括：
若所述PCIe中断类型为INTx类型，则确定所述目标中断处理机制为INTx中断处理机制；
若所述PCIe中断类型为MSI类型，则确定所述目标中断处理机制为MSI中断处理机制；
若所述PCIe中断类型为MSIX类型，则确定所述目标中断处理机制为MSIX中断处理机制。
可选的，所述通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包，包括：
若所述PCIe中断类型为INTx类型，则通过INTx中断处理机制对所述内部中断信号进行处理得到处理后中断信号；
通过INTx中断接口将所述处理后中断信号发送至所述PCIe IP核，并在获取到所述PCIe IP核反馈的确认信号后释放所述处理后中断信号；
通过所述PCIe IP核获取到所述处理后中断信号后向中央处理器发送中断消息包。
可选的，所述通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包，包括：
若所述PCIe中断类型为MSI类型，则通过MSI中断处理机制基于所述内部中断信号对MSI中断接口进行时序处理以输出预设消息地址和与所述内部中断信号对应的中断向量号至所述PCIe IP核；
通过所述PCIe IP核基于所述预设消息地址和与所述内部中断信号对应的中断向量号向中央处理器发送中断消息包。
可选的，所述PCIe中断处理方法，还包括：
确定所述PCIe IP核的能力寄存器中预先写入的所述预设消息地址，并基于所述预设消息地址对所述中断向量信号进行设置；
从所述中断向量信号中获取到所述预设消息地址。
可选的，所述通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包，包括：
若所述PCIe中断类型为MSIX类型，则通过MSIX中断处理机制基于所述内部中断信号对MSIX中断接口进行时序处理以输出在目标存储表格中读取到的地址信息和中断号信息；
通过所述PCIe IP核基于所述地址信息和所述中断号信息向中央处理器发送中断消息包。
可选的，所述PCIe中断处理方法，还包括：
基于与所述内部中断信号对应的中断向量号查找出相应的目标存储表格，并从所述目标存储表格中读取所述地址信息和所述中断号信息。
可选的，所述获取当前产生的内部中断信号之后，还包括：
通过当前FPGA中预先定义的内部中断处理机制基于获取到的目标设置指令，并通过寄存器配置接口对所述内部中断信号进行掩码设置，以确定所述内部中断信号是否待上报至中央处理器；
若是，则跳转至所述通过所述目标中断处理机制对所述内部中断信号进行处理的步骤。
可选的，所述PCIe中断处理方法，还包括：
通过所述内部中断处理机制基于预设数量对所述内部中断信号进行编号，以得到与每一所述内部中断信号对应的中断向量号。
可选的，所述通过所述目标中断处理机制对所述内部中断信号进行处理的过程中，还包括：
若获取到多个所述内部中断信号，则按照所述中断向量号从小到大的顺序对所述内部中断信号依次进行处理。
第二方面，本申请公开了一种PCIe中断处理装置，包括：
中断信号获取模块，用于获取当前产生的内部中断信号；
中断类型确定模块，用于根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；
中断消息包发送模块，用于通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。
第三方面，本申请公开了一种电子设备，包括：
存储器，用于保存计算机程序；
处理器，用于执行所述计算机程序，以实现前述公开的PCIe中断处理方法的步骤。
第四方面，本申请公开了一种计算机可读存储介质，用于存储计算机程序；其中，所述计算机程序被处理器执行时实现前述公开的PCIe中断处理方法的步骤。
可见，本申请获取当前产生的内部中断信号；根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。由此可见，本申请中的FPGA云平台支持多种PCIe中断类型，并且每一PCIe中断类型都有其对应的中断处理机制，只需根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的是哪种PCIe中断类型，再通过对应的目标中断处理机制对内部中断信号进行处理即可，最后将处理结果输入至PCIe IP核，以便PCIe IP核基于处理结果向中央处理器发送中断消息包。通过上述技术方案，当FPGA的型号升级时，也只需转换中断处理机制即可，无需修改内部中断处理的逻辑代码，并且本申请中的每种中断功能都可以独立开发和维护，增强了FPGA平台的稳定性，扩展了FPGA对处理器中断的兼容性，有利于实现FPGA逻辑平台化建设，也能保证底层驱动层的平台化建设。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请公开的一种PCIe中断处理方法流程图；
图2为本申请公开的一种现有的PCIe中断处理机制示意图；
图3为本申请公开的一种现有的PCIe中断处理机制示意图；
图4为本申请公开的一种具体的PCIe中断处理方法流程图；
图5为本申请公开的一种具体的PCIe中断处理机制示意图；
图6为本申请公开的一种INTx中断接口时序处理示意图；
图7为本申请公开的一种MSI中断的请求报文示意图；
图8为本申请公开的一种MSI中断接口时序处理示意图；
图9为本申请公开的一种MSIX中断接口时序处理示意图；
图10为本申请公开的一种具体的PCIe中断处理方法流程图；
图11为本申请公开的一种PCIe中断处理装置结构示意图；
图12为本申请公开的一种电子设备结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
当前，FPGA的PCIe中断类型根据软件驱动的需求选择INTx中断、MSI中断或MSIX中断中的其中一种中断类型进行逻辑设计，这样就会导致在后续和驱动平台升级开发的过程中，如果支持的中断类型发生变化，需要重新去修改FPGA逻辑去配合软件的升级。这样一来，不仅需要重新对中断的逻辑接口选择，重新编写逻辑设计代码，不具备兼容性，还使得FPGA云平台需要固件升级，增加了整体项目的周期和维护性，不利于FPGA逻辑平台化的建设。为此，本申请实施例公开了一种PCIe中断处理方法、装置、设备及介质，能够扩展FPGA对处理器中断的兼容性，并维护FPGA逻辑平台化的建设。
参见图1所示，本申请实施例公开了一种PCIe中断处理方法，该方法包括：
步骤S11：获取当前产生的内部中断信号。
本实施例中，获取当前产生的内部中断信号，具体可以为获取内核中当前产生的内部中断信号。也即，内部中断具体可以是内核（即kernel）发出的中断，此外，也可以是其他内部功能模块发出的中断。
步骤S12：根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制。
本实施例中，根据PCIe IP核输出的中断向量信号可以确定出当前FPGA支持的或者产生的是哪一种PCIe中断类型，以便根据该PCIe中断类型确定出相应的目标中断处理机制。上述根据所述PCIe中断类型确定出相应的目标中断处理机制，包括：若所述PCIe中断类型为INTx类型，则确定所述目标中断处理机制为INTx中断处理机制；若所述PCIe中断类型为MSI类型，则确定所述目标中断处理机制为MSI中断处理机制；若所述PCIe中断类型为MSIX类型，则确定所述目标中断处理机制为MSIX中断处理机制。可以理解的是，FPGA的PCI-e IP核可支持INTx、MSI和MSIX三种中断类型，根据需求在PCI-e IP核中选择对应的中断类型，PCI-e IP核对于每种中断类型都有对应的接口信号，因此对于这三种中断类型分别有对应的中断处理机制。其中，INTx类型对应的中断处理机制为INTx中断处理机制，MSI类型对应的中断处理机制为MSI中断处理机制，MSIX类型对应的中断处理机制为MSIX中断处理机制。参见图2和图3所示，本申请实施例公开了一种现有的中断处理机制示意图，现有技术中FPGA的PCIe中断类型根据软件驱动的需求选择INTx中断、MSI中断或MSIX中断中的其中一种中断类型进行逻辑设计，那么只存在与选择的中断类型相对应的一种中断处理机制对中断信号进处理，当软件驱动的PCIe中断类型改变后同时也需要改动FPGA的中断处理方式，不利于FPGA逻辑平台化的建设，而本申请则可以兼容三种PCLe中断类型。
步骤S13：通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。
本实施例中，在确定出目标中断处理机制后，则通过目标中断处理机制对内部中断信号进行处理，然后将处理结果输入至PCIe IP核，以便PCIe IP核基于处理结果向中央处理器发送中断消息包。
可见，本申请获取当前产生的内部中断信号；根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。由此可见，本申请中的FPGA云平台支持多种PCIe中断类型，并且每一PCIe中断类型都有其对应的中断处理机制，只需根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的是哪种PCIe中断类型，再通过对应的目标中断处理机制对内部中断信号进行处理即可，最后将处理结果输入至PCIe IP核，以便PCIe IP核基于处理结果向中央处理器发送中断消息包。通过上述技术方案，当FPGA的型号升级时，也只需转换中断处理机制即可，无需修改内部中断处理的逻辑代码，并且本申请中的每种中断功能都可以独立开发和维护，增强了FPGA平台的稳定性，扩展了FPGA对处理器中断的兼容性，有利于实现FPGA逻辑平台化建设，也能保证底层驱动层的平台化建设。
参见图4和图5所示，本申请实施例公开了一种具体的PCIe中断处理方法，相对于上一实施例，本实施例对技术方案作了进一步的说明和优化。具体包括：
步骤S21：获取当前产生的内部中断信号。
步骤S22：读取PCIe IP核输出的中断向量信号中的中断类型标识符，并根据所述中断类型标识符确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制。
本实施例中，根据中断向量信号中的中断类型标识符可判断当前FPGA PCIe所产生的是哪种中断类型。可以理解的是，FPGA的PCIe IP核输出中断向量信号irq_vector[97:0]，其中irq_vector[97:96]表示当前FPGA支持的PICe中断类型的标识符，2’b00表示INTx中断类型，2’b01表示MSI中断类型，2’b10表示MSIX中断类型。
步骤S23：若所述PCIe中断类型为INTx类型，则通过INTx中断处理机制对所述内部中断信号进行处理得到处理后中断信号。
本实施例中，若PCIe中断类型为INTx类型，则通过INTx中断处理机制对内部中断信号进行处理得到处理后中断信号。
步骤S24：通过INTx中断接口将所述处理后中断信号发送至所述PCIe IP核，并在获取到所述PCIe IP核反馈的确认信号后释放所述处理后中断信号。
本实施例中，通过INTx中断接口将处理后中断信号发送至PCIe IP核，同时等待PCIe IP核反馈一个确认（即ack）信号，并在获取到PCIe IP核反馈的确认信号后释放处理后中断信号，具体时序处理图参见图6所示。
步骤S25：通过所述PCIe IP核获取到所述处理后中断信号后向中央处理器发送中断消息包。
本实施例中，PCIe IP核获取到处理后中断信号后向中央处理器发送中断消息包。
在另一种具体实施例中，上述通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包，还可以包括：若所述PCIe中断类型为MSI类型，则通过MSI中断处理机制基于所述内部中断信号对MSI中断接口进行时序处理以输出预设消息地址和与所述内部中断信号对应的中断向量号至所述PCIe IP核；通过所述PCIe IP核基于所述预设消息地址和与所述内部中断信号对应的中断向量号向中央处理器发送中断消息包。并且，上述过程中，还包括：确定所述PCIe IP核的能力寄存器中预先写入的所述预设消息地址，并基于所述预设消息地址对所述中断向量信号进行设置；从所述中断向量信号中获取到所述预设消息地址。
也即，若PCIe中断类型为MSI类型，则通过MSI中断处理机制对内部中断信号进行处理，需要指出的是，由于MSI中断机制使用存储器写请求TLP包向处理器提交请求，根据如图7所示的报文格式，FPGA发送中断消息包给CPU时，需要消息地址和数据信息。其中，消息地址是主机在初始化的时候已经写给FPGA PCI-e IP的能力寄存器中，该消息地址可以从中断向量信号irq_vector中可以获取，由于当前FPGA支持的PICe中断是MSI中断，则中断向量信号irq_vector[0：63]表示MSI存储器写事务的目的地址，也即上述的预设消息地址。在获取到内部中断信号时，需要对MSI中断接口进行时序处理以输出预设消息地址和与内部中断信号对应的中断向量号至PCIe IP核，以便PCIe IP核基于预设消息地址和与内部中断信号对应的中断向量号向中央处理器发送中断消息包。具体时序处理图参见图8所示，在Msi写信号有效的情况输出Msi地址信号和Msi写数据信号，将Msi地址信号输出为irq_vector[0：63]，也即预设消息地址；将Msi写数据信号输出为相应的中断向量号，则PICe IP核就可以发送中断消息包给主机CPU。
在又一种具体实施例中，上述通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包，包括：若所述PCIe中断类型为MSIX类型，则通过MSIX中断处理机制基于所述内部中断信号对MSIX中断接口进行时序处理以输出在目标存储表格中读取到的地址信息和中断号信息；通过所述PCIe IP核基于所述地址信息和所述中断号信息向中央处理器发送中断消息包。并且，上述过程中，还包括：基于与所述内部中断信号对应的中断向量号查找出相应的目标存储表格，并从所述目标存储表格中读取所述地址信息和所述中断号信息。
也即，若PCIe中断类型为MSIX类型，则通过MSIX中断处理机制对内部中断信号进行处理，需要指出的是，MSIX中断机制也同样使用存储器写请求TLP包向处理器提交请求，但由于MSI中断是主机中断控制器中必须要为FPGA PCIE分配连续的中断号，CPU中断控制器是很难保证这些中断向量号是连续的，因此中断控制器将无法为FPGA设备分配足够的中断请求。而MSIX中断中可以支持不连续中断号的请求，每一个中断请求都使用独立的Message Address字段和Message Data字段，这样MSIX能力寄存器使用一个数组存放Message Address字段和Message Data字段，而不是将这两个字段放入能力寄存器中，这个数组称为MSIX Table，即MSIX中断Table模块中就是存放Message Address字段和MessageData字段的表格，该表格在主机CPU对FPGA PCI-e初始化的时候会进行写操作。由于当前FPGA支持的PICe中断是MSIX中断，当接收到内部中断信号时，首先要以与内部中断信号对应的中断向量号为地址查找MSIX中断Table模块中的表，将对应的要发送中断消息报文所需的Message Address字段和Message Data字段读取出来；其中，Message Address字段则表示地址信息，Message Data字段表示中断号信息，然后与PCIe IP核的MSIX中断接口进行时序处理以输出读取到的地址信息和中断号信息，以便PCIe IP核基于地址信息和中断号信息向中央处理器发送中断消息包。具体时序处理图参见图9所示，在Msix写信号有效的情况输出Msix地址信号和Msix写数据信号，将Msi地址信号输出为从MSIX中断Table模块读取的地址信息，将Msix写数据信号输出为从MSIX中断Table模块读取的中断号信息，则PICeIP核就可以发送中断消息包给主机CPU。
其中，关于上述步骤S21更加具体的处理过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
可见，本申请中通过根据中断向量信号中的中断类型标识符可判断当前FPGAPCIe所产生的是哪种中断类型，从而确定出与中断类型对应的中断处理机制，再通过目标中断处理机制对内部中断信号进行处理，并针对不同的中断类型和中断处理机制提供了对应的处理方式。其中，各中断处理机制功能之间可以独立开发和维护，且彼此之间不会产生影响，不仅扩展了FPGA对处理器中断的兼容性，也有助于实现FPGA逻辑平台化建设。
参见图10所示，本申请实施例公开了一种具体的PCIe中断处理方法，相对于上一实施例，本实施例对技术方案作了进一步的说明和优化。具体包括：
步骤S31：获取当前产生的内部中断信号。
步骤S32：根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制。
步骤S33：通过当前FPGA中预先定义的内部中断处理机制基于获取到的目标设置指令，并通过寄存器配置接口对所述内部中断信号进行掩码设置，以确定所述内部中断信号是否待上报至中央处理器。
本实施例中，FPGA中还预先定义有内部中断处理机制，根据内部中断处理机制可以通过寄存器配置接口对内部中断信号进行掩码设置，以确定内部中断信号是否待上报至中央处理器，具体根据操作人员输入的目标设置指令以确定哪些内部中断信号需上报至中央处理器。也即，内部中断处理机制中可以通过PCIe的寄存器配置接口来掩码设置其中的一些内部中断信号需要上报给主机CPU，另一些则无需上报给主机CPU，也即被过滤掉，然后仅将待上报至中央处理器的内部中断信号输出给后端的各中断处理机制进行处理。
需要指出的是，上述过程还包括：通过所述内部中断处理机制基于预设数量对所述内部中断信号进行编号，以得到与每一所述内部中断信号对应的中断向量号。也即，通过内部中断处理机制还可参数设置FPGA逻辑内部中断信号的数量，例如可以设置1~32个中断向量个数，那么则从数字0开始给这些内部中断信号编号。
步骤S34：若是，则通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。
本实施例中，上述通过所述目标中断处理机制对所述内部中断信号进行处理的过程中，还包括：若获取到多个所述内部中断信号，则按照所述中断向量号从小到大的顺序对所述内部中断信号依次进行处理。可以理解的是，在通过目标中断处理机制对内部中断信号进行处理时，若有多个中断信号同时输入，则按照中断向量号从小到大的顺序对内部中断信号依次进行处理，也即默认中断向量号为0的优先级最高，中断向量号为N的优先级最低，则优先处理中断向量号为0的内部中断信号，其他的内部中断信号就需要等待依次处理。
其中，关于上述步骤S31和S32更加具体的处理过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
可见，本申请实施例中当产生内部中断信号后，首先通过内部中断信号处理机制对该内部中断信号进行处理，以确定出哪些内部中断信号需上报至中央处理器，并且还可以通过内部中断处理机制对内部中断信号进行编号，得到各自对应的中断向量号，那么后续在通过目标中断处理机制对内部中断信号进行处理时，若同时获取到多个内部中断信号，则按照中断向量号从小到大的顺序对内部中断信号依次进行处理。
参见图11所示，本申请实施例公开了一种PCIe中断处理装置，该装置包括：
中断信号获取模块11，用于获取当前产生的内部中断信号；
中断类型确定模块12，用于根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；
中断消息包发送模块13，用于通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。
可见，本申请获取当前产生的内部中断信号；根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。由此可见，本申请中的FPGA云平台支持多种PCIe中断类型，并且每一PCIe中断类型都有其对应的中断处理机制，只需根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的是哪种PCIe中断类型，再通过对应的目标中断处理机制对内部中断信号进行处理即可，最后将处理结果输入至PCIe IP核，以便PCIe IP核基于处理结果向中央处理器发送中断消息包。通过上述技术方案，当FPGA的型号升级时，也只需转换中断处理机制即可，无需修改内部中断处理的逻辑代码，并且本申请中的每种中断功能都可以独立开发和维护，增强了FPGA平台的稳定性，扩展了FPGA对处理器中断的兼容性，有利于实现FPGA逻辑平台化建设，也能保证底层驱动层的平台化建设。
在一些具体实施例中，所述中断信号获取模块11，具体可以包括：
信号获取单元，用于获取内核中当前产生的内部中断信号。
在一些具体实施例中，所述中断类型确定模块12，具体可以包括：
标识符读取单元，用于读取PCIe IP核输出的中断向量信号中的中断类型标识符，并根据所述中断类型标识符确定出当前FPGA支持的PCIe中断类型。
在一些具体实施例中，所述中断类型确定模块12，具体可以包括：
INTx类型确定单元，用于若所述PCIe中断类型为INTx类型，则确定所述目标中断处理机制为INTx中断处理机制；
MSI类型确定单元，用于若所述PCIe中断类型为MSI类型，则确定所述目标中断处理机制为MSI中断处理机制；
MSIX类型确定单元，用于若所述PCIe中断类型为MSIX类型，则确定所述目标中断处理机制为MSIX中断处理机制。
在一些具体实施例中，所述中断消息包发送模块13，具体可以包括：
INTx中断处理单元，用于若所述PCIe中断类型为INTx类型，则通过INTx中断处理机制对所述内部中断信号进行处理得到处理后中断信号；
信号释放单元，用于通过INTx中断接口将所述处理后中断信号发送至所述PCIeIP核，并在获取到所述PCIe IP核反馈的确认信号后释放所述处理后中断信号；
第一消息包发送单元，用于通过所述PCIe IP核获取到所述处理后中断信号后向中央处理器发送中断消息包。
在一些具体实施例中，所述中断消息包发送模块13，具体可以包括：
MSI中断处理单元，用于若所述PCIe中断类型为MSI类型，则通过MSI中断处理机制基于所述内部中断信号对MSI中断接口进行时序处理以输出预设消息地址和与所述内部中断信号对应的中断向量号至所述PCIe IP核；
第二消息包发送单元，用于通过所述PCIe IP核基于所述预设消息地址和与所述内部中断信号对应的中断向量号向中央处理器发送中断消息包。
在一些具体实施例中，所述PCIe中断处理装置，还可以包括：
消息地址确定单元，用于确定所述PCIe IP核的能力寄存器中预先写入的所述预设消息地址，并基于所述预设消息地址对所述中断向量信号进行设置；
消息地址获取单元，用于从所述中断向量信号中获取到所述预设消息地址。
在一些具体实施例中，所述中断消息包发送模块13，具体可以包括：
MSIX中断处理单元，用于若所述PCIe中断类型为MSIX类型，则通过MSIX中断处理机制基于所述内部中断信号对MSIX中断接口进行时序处理以输出在目标存储表格中读取到的地址信息和中断号信息；
第三消息包发送单元，用于通过所述PCIe IP核基于所述地址信息和所述中断号信息向中央处理器发送中断消息包。
在一些具体实施例中，所述PCIe中断处理装置，还可以包括：
信息读取单元，用于基于与所述内部中断信号对应的中断向量号查找出相应的目标存储表格，并从所述目标存储表格中读取所述地址信息和所述中断号信息。
在一些具体实施例中，所述中断信号获取模块11之后，还可以包括：
掩码设置单元，用于通过当前FPGA中预先定义的内部中断处理机制基于获取到的目标设置指令，并通过寄存器配置接口对所述内部中断信号进行掩码设置，以确定所述内部中断信号是否待上报至中央处理器；
步骤跳转单元，用于若是，则跳转至所述通过所述目标中断处理机制对所述内部中断信号进行处理的步骤。
在一些具体实施例中，所述PCIe中断处理装置，还可以包括：
中断向量号获取单元，用于通过所述内部中断处理机制基于预设数量对所述内部中断信号进行编号，以得到与每一所述内部中断信号对应的中断向量号。
在一些具体实施例中，所述中断消息包发送模块的过程中，还可以包括：
多信号处理单元，用于若获取到多个所述内部中断信号，则按照所述中断向量号从小到大的顺序对所述内部中断信号依次进行处理。
图12为本申请实施例提供的一种电子设备的结构示意图。具体可以包括：至少一个处理器21、至少一个存储器22、电源23、通信接口24、输入输出接口25和通信总线26。其中，所述存储器22用于存储计算机程序，所述计算机程序由所述处理器21加载并执行，以实现前述任一实施例公开的由电子设备执行的PCIe中断处理方法中的相关步骤。
本实施例中，电源23用于为电子设备20上的各硬件设备提供工作电压；通信接口24能够为电子设备20创建与外界设备之间的数据传输通道，其所遵循的通信协议是能够适用于本申请技术方案的任意通信协议，在此不对其进行具体限定；输入输出接口25，用于获取外界输入数据或向外界输出数据，其具体的接口类型可以根据具体应用需要进行选取，在此不进行具体限定。
其中，处理器21可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器21可以采用DSP(Digital Signal Processing，数字信号处理)、FPGA(Field－Programmable Gate Array，现场可编程门阵列)、PLA(Programmable Logic Array，可编程逻辑阵列)中的至少一种硬件形式来实现。处理器21也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称CPU(Central ProcessingUnit，中央处理器)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器21可以在集成有GPU(Graphics Processing Unit，图像处理器)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器21还可以包括AI(Artificial Intelligence，人工智能)处理器，该AI处理器用于处理有关机器学习的计算操作。
另外，存储器22作为资源存储的载体，可以是只读存储器、随机存储器、磁盘或者光盘等，其上所存储的资源包括操作系统221、计算机程序222及数据223等，存储方式可以是短暂存储或者永久存储。
其中，操作系统221用于管理与控制电子设备20上的各硬件设备以及计算机程序222，以实现处理器21对存储器22中海量数据223的运算与处理，其可以是Windows、Unix、Linux等。计算机程序222除了包括能够用于完成前述任一实施例公开的由电子设备20执行的PCIe中断处理方法的计算机程序之外，还可以进一步包括能够用于完成其他特定工作的计算机程序。数据223除了可以包括电子设备接收到的由外部设备传输进来的数据，也可以包括由自身输入输出接口25采集到的数据等。
进一步的，本申请实施例还公开了一种计算机可读存储介质，所述存储介质中存储有计算机程序，所述计算机程序被处理器加载并执行时，实现前述任一实施例公开的由PCIe中断处理过程中执行的方法步骤。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器（RAM）、内存、只读存储器（ROM）、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种PCIe中断处理方法、装置、设备及存储介质进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (15)

1.一种PCIe中断处理方法，其特征在于，包括：
获取当前产生的内部中断信号；
根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；
通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。
2.根据权利要求1所述的PCIe中断处理方法，其特征在于，所述获取当前产生的内部中断信号，包括：
获取内核中当前产生的内部中断信号。
3.根据权利要求1所述的PCIe中断处理方法，其特征在于，所述根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，包括：
读取PCIe IP核输出的中断向量信号中的中断类型标识符，并根据所述中断类型标识符确定出当前FPGA支持的PCIe中断类型。
4.根据权利要求1所述的PCIe中断处理方法，其特征在于，所述根据所述PCIe中断类型确定出相应的目标中断处理机制，包括：
若所述PCIe中断类型为INTx类型，则确定所述目标中断处理机制为INTx中断处理机制；
若所述PCIe中断类型为MSI类型，则确定所述目标中断处理机制为MSI中断处理机制；
若所述PCIe中断类型为MSIX类型，则确定所述目标中断处理机制为MSIX中断处理机制。
5.根据权利要求1所述的PCIe中断处理方法，其特征在于，所述通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIeIP核基于所述处理结果向中央处理器发送中断消息包，包括：
若所述PCIe中断类型为INTx类型，则通过INTx中断处理机制对所述内部中断信号进行处理得到处理后中断信号；
通过INTx中断接口将所述处理后中断信号发送至所述PCIe IP核，并在获取到所述PCIe IP核反馈的确认信号后释放所述处理后中断信号；
通过所述PCIe IP核获取到所述处理后中断信号后向中央处理器发送中断消息包。
6.根据权利要求1所述的PCIe中断处理方法，其特征在于，所述通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIeIP核基于所述处理结果向中央处理器发送中断消息包，包括：
若所述PCIe中断类型为MSI类型，则通过MSI中断处理机制基于所述内部中断信号对MSI中断接口进行时序处理以输出预设消息地址和与所述内部中断信号对应的中断向量号至所述PCIe IP核；
通过所述PCIe IP核基于所述预设消息地址和与所述内部中断信号对应的中断向量号向中央处理器发送中断消息包。
7.根据权利要求6所述的PCIe中断处理方法，其特征在于，还包括：
确定所述PCIe IP核的能力寄存器中预先写入的所述预设消息地址，并基于所述预设消息地址对所述中断向量信号进行设置；
从所述中断向量信号中获取到所述预设消息地址。
8.根据权利要求1所述的PCIe中断处理方法，其特征在于，所述通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIeIP核基于所述处理结果向中央处理器发送中断消息包，包括：
若所述PCIe中断类型为MSIX类型，则通过MSIX中断处理机制基于所述内部中断信号对MSIX中断接口进行时序处理以输出在目标存储表格中读取到的地址信息和中断号信息；
通过所述PCIe IP核基于所述地址信息和所述中断号信息向中央处理器发送中断消息包。
9.根据权利要求8所述的PCIe中断处理方法，其特征在于，还包括：
基于与所述内部中断信号对应的中断向量号查找出相应的目标存储表格，并从所述目标存储表格中读取所述地址信息和所述中断号信息。
10.根据权利要求1至9任一项所述的PCIe中断处理方法，其特征在于，所述获取当前产生的内部中断信号之后，还包括：
通过当前FPGA中预先定义的内部中断处理机制基于获取到的目标设置指令，并通过寄存器配置接口对所述内部中断信号进行掩码设置，以确定所述内部中断信号是否待上报至中央处理器；
若是，则跳转至所述通过所述目标中断处理机制对所述内部中断信号进行处理的步骤。
11.根据权利要求10所述的PCIe中断处理方法，其特征在于，还包括：
通过所述内部中断处理机制基于预设数量对所述内部中断信号进行编号，以得到与每一所述内部中断信号对应的中断向量号。
12.根据权利要求11所述的PCIe中断处理方法，其特征在于，所述通过所述目标中断处理机制对所述内部中断信号进行处理的过程中，还包括：
若获取到多个所述内部中断信号，则按照所述中断向量号从小到大的顺序对所述内部中断信号依次进行处理。
13.一种PCIe中断处理装置，其特征在于，包括：
中断信号获取模块，用于获取当前产生的内部中断信号；
中断类型确定模块，用于根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；
中断消息包发送模块，用于通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。
14.一种电子设备，其特征在于，包括：
存储器，用于保存计算机程序；
处理器，用于执行所述计算机程序，以实现如权利要求1至7任一项所述的PCIe中断处理方法的步骤。
15.一种计算机可读存储介质，其特征在于，用于存储计算机程序；其中，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述的PCIe中断处理方法的步骤。
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