CN114817106B - 一种基于飞腾系列pcie总线的通用接口拓展系统 - Google Patents

一种基于飞腾系列pcie总线的通用接口拓展系统 Download PDF

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Abstract

本发明公开了一种基于飞腾系列PCIE总线的通用接口拓展系统、中断控制方法及装置，该系统采用飞腾CPU和可编程逻辑器件，飞腾CPU通过PCIE总线与可编程逻辑器件互联，可编程逻辑器件通过拓展相应的总线接口与对应的外围设备器件互联；可编程逻辑器件包括PCIE接口模块、PCIE硬核、地址译码模块、中断管理模块和总线接口模块。本发明可实现由飞腾芯片通过PCIE配置各种类型的外围器件，通过可编程逻辑器件实现不同外围器件的接口协议IP核，减少了芯片器件等使用，简化了系统设计的复杂度，使得系统移植性好、且具有电路结构简单、成本低廉、易于接口拓展、稳定性高的特点，极大满足了系统的多应用需求，适用于军用、工业等特殊领域。

Description

一种基于飞腾系列PCIE总线的通用接口拓展系统
技术领域
本发明涉及飞腾芯片应用技术领域，尤其公开了一种基于飞腾系列PCIE总线的通用接口拓展系统、中断控制方法及装置。
背景技术
飞腾系列CPU自带部分通信接口可与外部设备进行互联通信，但在不同的应用环境中，特别是基于飞腾系列的一些定制化平台设计上，由于飞腾芯片自带通信接口的数量限制，无法满足多个类型、多数量的外围接口电路时，需要对不同的通信接口根据实际情况进行拓展，以满足系统的整体功能设计。若采用硬件拓展方式来解决上述问题，会增加系统硬件成本的开销，不利于系统集成。
因此，现有技术采用硬件对飞腾系列CPU的通信接口进行拓展会增加系统成本开销、不利于系统集成，是目前亟待解决的技术问题。
发明内容
本发明提供了一种基于飞腾系列PCIE总线的通用接口拓展系统、中断控制方法及装置，旨在解决现有技术采用硬件对飞腾系列CPU的通信接口进行拓展会增加系统成本开销、不利于系统集成的技术问题。
本发明的一方面涉及一种基于飞腾系列PCIE总线的通用接口拓展系统，包括飞腾CPU和可编程逻辑器件，飞腾CPU通过PCIE总线与可编程逻辑器件互联，可编程逻辑器件通过拓展相应的总线接口与对应的外围设备器件互联；可编程逻辑器件包括PCIE接口模块、PCIE硬核、地址译码模块、中断管理模块和总线接口模块，其中，
PCIE接口模块，用于接收飞腾CPU发送过来的PCIE格式数据和指令；
PCIE硬核与PCIE接口相连接，用于根据PCIE接口接收的指令，通过地址和数据转换，将接收的PCIE格式数据转换为符合ILB的本地数据格式，若ILB总线数据操作时序为写使能有效时，则写数据和写地址为有效数据和地址，否则为无效写数据和地址；若ILB总线数据操作时序为读使能有效时，当前时刻的下一个时钟拍对应的数据为有效读数据，读使能有效时刻，对应的地址为有效地址，否则为无效读地址；
地址译码模块与PCIE硬核相连接，用于对PCIE硬核转换的地址进行译码；
中断管理模块分别与PCIE硬核和总线接口模块相连接，用于采用PCIE INTA中断方式，直接访问管理PCIE硬核和总线接口模块；
飞腾CPU与PCIE接口模块相连接，用于根据地址划分、以及驱动的参数模块给定的地址与指令，通过PCIE总线进行读写操作，达到配置相应的PCIE硬核驱动。
进一步地，PCIE硬核的框架结构包括参数寄存器配置模块、发送FIFO模块、接收FIFO模块、中断处理模块和发送/接收协议处理模块，其中，
参数寄存器配置模块，用于根据IP核的不同，设计不同的命令寄存器，按照飞腾CPU的操作命令进行发送数据写操作或者接收数据读操作；
发送FIFO模块与参数寄存器配置模块相连接，用于发送参数寄存器配置模块配置的写操作数据；
接收FIFO模块与参数寄存器配置模块相连接，用于接收参数寄存器配置模块配置的读操作数据；
中断处理模块分别与发送FIFO模块和接收FIFO模块相连接，用于判断发送FIFO模块发送的写操作数据和接收FIFO模块接收的读操作数据的空满状态，采用阈值Num配置方式来产生中断，若发送FIFO模块发送的写操作数据的数量或接收FIFO模块接收的读操作数据的数量达到预设的数量阈值时，则产生中断；若识别到发送FIFO模块发送完最后一个写操作数据或接收FIFO模块接收的最后一个读操作数据被取走时，则产生中断；若发送FIFO模块发送完写操作数据的时间或接收FIFO模块接收完读操作数据的时间超过预设的时间阈值时，则超时中断；
发送/接收协议处理模块与中断处理模块相连接，用于根据外围设备的不同，采用相应的支持协议来适配外围设备器件。
进一步地，PCIE硬核中软件模块的框架包括由上至下布置的应用层、虚拟驱动层和设备驱动层，其中，
应用层，用于为上层提供接口服务；
虚拟驱动层包括用户接口模块、PCIE驱动模块和PCIE库模块，用户接口模块用于系统内核自定义一套操作函数和数据结构；PCIE驱动模块和PCIE库模块协同工作，通过管理底层的硬件驱动程序来为上层提供服务；
设备驱动层，用于向上与虚拟驱动层交互，向下与相应硬件交互。
本发明的另一方面涉及一种应用于上述基于飞腾系列PCIE总线的通用接口拓展系统中的中断控制方法，包括以下步骤：
获取引发中断的通道号，关闭通道的中断；
在处理中断过程中，读取PCIE的状态寄存器，判断中断类型；
判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断。
进一步地，判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断的步骤包括：
若异常中断，则进入异常中断处理模块，处理完异常并恢复中断状态。
进一步地，判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断的步骤包括：
若某个IP的接收数据有效中断，则进入对应IP的数据接收模块，将FIFO模块中的数据读入到系统中，然后再调用虚拟驱动层的回调函数将数据放到相应的缓存中。
进一步地，判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断的步骤包括：
若某个IP的发送数据有效中断，则进入对应IP数据发送模块，设置其发送寄存器进行数据发送。
本发明的另一方面涉及一种应用于如上述基于飞腾系列PCIE总线的通用接口拓展系统中的中断控制装置，包括：
获取模块，用于获取引发中断的通道号，关闭通道的中断；
读取模块，用于在处理中断过程中，读取PCIE的状态寄存器，判断中断类型；
判断模块，用于判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断。
进一步地，判断模块包括：
第一判断单元，用于若异常中断，则进入异常中断处理模块，处理完异常并恢复中断状态。
进一步地，判断模块包括：
第二判断单元，用于若某个IP的接收数据有效中断，则进入对应IP的数据接收模块，将FIFO模块中的数据读入到系统中，然后再调用虚拟驱动层的回调函数将数据放到相应的缓存中；
第三判断单元，用于若某个IP的发送数据有效中断，则进入对应IP数据发送模块，设置其发送寄存器进行数据发送。
本发明所取得的有益效果为：
本发明提供一种基于飞腾系列PCIE总线的通用接口拓展系统、中断控制方法及装置，采用飞腾CPU和可编程逻辑器件，飞腾CPU通过PCIE总线与可编程逻辑器件互联，可编程逻辑器件通过拓展相应的总线接口与对应的外围设备器件互联；可编程逻辑器件包括PCIE接口模块、PCIE硬核、地址译码模块、中断管理模块和总线接口模块，PCIE接口模块，用于接收飞腾CPU发送过来的PCIE格式数据和指令；PCIE硬核与PCIE接口相连接，用于根据PCIE接口接收的指令，通过地址和数据转换，将接收的PCIE格式数据转换为符合ILB的本地数据格式，若ILB总线数据操作时序为写使能有效时，则写数据和写地址为有效数据和地址，否则为无效写数据和地址；若ILB总线数据操作时序为读使能有效时，当前时刻的下一个时钟拍对应的数据为有效读数据，读使能有效时刻，对应的地址为有效地址，否则为无效读地址；地址译码模块与PCIE硬核相连接，用于对PCIE硬核转换的地址进行译码；中断管理模块分别与PCIE硬核和总线接口模块相连接，用于采用PCIE INTA中断方式，直接访问管理PCIE硬核和总线接口模块；飞腾CPU与PCIE接口模块相连接，用于根据地址划分、以及驱动的参数模块给定的地址与指令，通过PCIE总线进行读写操作，达到配置相应的PCIE硬核驱动。本发明提供的基于飞腾系列PCIE总线的通用接口拓展系统、中断控制方法及装置，可实现由飞腾芯片通过PCIE配置各种类型的外围器件，通过可编程逻辑器件实现不同外围器件的接口协议IP核，减少了芯片器件等使用，简化了系统设计的复杂度，使得系统移植性好、且具有电路结构简单、成本低廉、易于接口拓展、稳定性高的特点，极大满足了系统的多应用需求，适用于军用、工业等特殊领域。
附图说明
图1为本发明提供的基于飞腾系列PCIE总线的通用接口拓展系统第一实施例的功能框图；
图2为本发明提供的基于飞腾系列PCIE总线的通用接口拓展系统第二实施例的功能框图；
图3为图1中所示的PCIE硬核的功能模块示意图；
图4为图1中所示的PCIE硬核中软件模块的功能框图；
图5为本发明提供的基于飞腾系列PCIE总线的中断控制方法一实施例的流程示意图；
图6为本发明提供的基于飞腾系列PCIE总线的中断控制装置一实施例的功能框图；
图7为图6中所示的判断模块一实施例的功能模块示意图。
附图标号说明：
10、飞腾CPU；20、可编程逻辑器件；21、PCIE接口模块；22、PCIE硬核；23、地址译码模块；24、中断管理模块；25、总线接口模块；221、参数寄存器配置模块；222、发送FIFO模块；223、接收FIFO模块；224、中断处理模块；225、发送/接收协议处理模块；226、应用层；227、虚拟驱动层；228、设备驱动层；100、获取模块；200、读取模块；300、判断模块；310、第一判断单元；320、第二判断单元；330、第三判断单元。
具体实施方式
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案做详细的说明。
如图1和图2所示，本发明第一实施例提出一种基于飞腾系列PCIE总线的通用接口拓展系统，包括飞腾CPU10和可编程逻辑器件20，飞腾CPU10通过PCIE总线与可编程逻辑器件20互联，可编程逻辑器件20通过拓展相应的总线接口与对应的外围设备器件互联；可编程逻辑器件20包括PCIE接口模块21、PCIE硬核22、地址译码模块23、中断管理模块24和总线接口模块25，PCIE接口模块21，用于接收飞腾CPU10发送过来的PCIE格式数据和指令；PCIE硬核22与PCIE接口相连接，用于根据PCIE接口接收的指令，通过地址和数据转换，将接收的PCIE格式数据转换为符合ILB的本地数据格式，若ILB总线数据操作时序为写使能有效时，则写数据和写地址为有效数据和地址，否则为无效写数据和地址；若ILB总线数据操作时序为读使能有效时，当前时刻的下一个时钟拍对应的数据为有效读数据，读使能有效时刻，对应的地址为有效地址，否则为无效读地址；地址译码模块23与PCIE硬核22相连接，用于对PCIE硬核22转换的地址进行译码；中断管理模块24分别与PCIE硬核22和总线接口模块25相连接，用于采用PCIE INTA中断方式，直接访问管理PCIE硬核22和总线接口模块25；飞腾CPU10与PCIE接口模块21相连接，用于根据地址划分、以及驱动的参数模块给定的地址与指令，通过PCIE总线进行读写操作，达到配置相应的PCIE硬核22驱动。飞腾CPU10通过PCIE总线与可编程逻辑器件互联，可编程逻辑器件通过拓展相应的总线接口与对应的外围设备器件互联。本实施例中，飞腾芯片10采用D-2000，可编程逻辑器件20的型号采用紫光同创的Logos系列PGL100H。可编程逻辑器件20的PCIE接口模块21接收飞腾芯片通过PCIE总线发送的数据和指令，可编程逻辑器件20通过内部的PCIE硬核22进行地址和数据转换，将PCIE格式数据转换为符合ILB的本地数据格式，ILB总线数据操作时序为写使能有效时，则写数据和写地址为有效数据和地址，否则为无效写。读使能有效时，当前时刻的下一个时钟拍对应的数据为有效读数据，读使能有效时刻，对应的地址为有效地址，否则为无效读地址。读/写使能为高电平时有效，为低电平时无效，地址线为32位，写、读数据线分别为32位独立数据线。数据输出到ILB总线上，ILB总线形式采用优选的方案。32位位宽地址线，采用地址bit[15：12]进行地址译码，整个PCIE可访问空间最大为216，可以根据实际将地址划分成不同的块，访问最大2(15+1)-12＝16个通道。中断管理模块采用PCIE INTA中断方式，方便PCIE总线直接访问管理上述驱动IP核模块。飞腾CPU10根据地址划分，以及驱动的参数模块给定的地址与指令，通过PCIE总线进行读写操作，达到配置相应IP核驱动。
进一步地，请见图3，图3为图1中所示的PCIE硬核的功能模块示意图，在本实施例中，PCIE硬核22的框架结构包括参数寄存器配置模块221、发送FIFO模块222、接收FIFO模块223、中断处理模块224和发送/接收协议处理模块225，其中，参数寄存器配置模块221，用于根据IP核的不同，设计不同的命令寄存器，按照飞腾CPU10的操作命令进行发送数据写操作或者接收数据读操作；发送FIFO模块222与参数寄存器配置模块221相连接，用于发送参数寄存器配置模块221配置的写操作数据；接收FIFO模块223与参数寄存器配置模块221相连接，用于接收参数寄存器配置模块221配置的读操作数据；中断处理模块224分别与发送FIFO模块222和接收FIFO模块223相连接，用于判断发送FIFO模块222发送的写操作数据和接收FIFO模块223接收的读操作数据的空满状态，采用阈值Num配置方式来产生中断，若发送FIFO模块222发送的写操作数据的数量或接收FIFO模块223接收的读操作数据的数量达到预设的数量阈值时，则产生中断；若识别到发送FIFO模块222发送完最后一个写操作数据或接收FIFO模块223接收的最后一个读操作数据被取走时，则产生中断；若发送FIFO模块222发送完写操作数据的时间或接收FIFO模块223接收完读操作数据的时间超过预设的时间阈值时，则超时中断；发送/接收协议处理模块225与中断处理模块224相连接，用于根据外围设备的不同，采用相应的支持协议来适配外围设备器件。
拓展接口的PCIE硬核22均采用统一架构方式进行设计，由参数寄存器配置模块221、发送FIFO模块222、接收FIFO模块223、中断处理模块224和发送/接收协议处理模块225构成。
参数寄存器配置模块221根据IP核的不同，设计不同的命令寄存器，CPU通过操作命令寄存器进行数据发送写或者接收数据读操作。参数配置模块因外设设备的接口不同，则需要进行操作的指令、步骤、获取数据的时机均不相同，因此每个类型的IP核的参数配置模块都为独立模块。
发送FIFO模块222和接收FIFO模块223采用参数定义方式设计FIFO位宽大小以及深度，参数化的目的是可根据具体IP核的不同进行参数定义，可快速移植和复用，简化逻辑的设计，统一设计标准的优点。
中断处理模块224采用统一设计思路，每个IP核都有模块内部中断处理机制，通过判断发送FIFO模块222和接收FIFO模块223的空满状态进行控制，本设计采用阈值Num可配的方式来产生中断，产生中断的条件：1、当发送或接收FIFO的数量达到阈值则产生中断。2、当发送FIFO发送完最后一个数据，或接收FIFO最后一个数据被取走则产生中断。3、超时中断。
发送/接收协议处理模块225根据外设设备的不同，需单独设计，本设计支持的协议包括但不限于Arinc429、Arinc1553b、CAN、SPI、I2S、I2C、URAT等。所有的外设IP核作为主模式，每个模块输出有busy、error等健康管理状态。
优选地，请见图4，图4为图1中所示的PCIE硬核中软件模块的功能框图，在本实施例中，PCIE硬核22中软件模块的框架包括由上至下布置的应用层226、虚拟驱动层227和设备驱动层228，其中，应用层226，用于为上层提供接口服务；虚拟驱动层227包括用户接口模块、PCIE驱动模块和PCIE库模块，用户接口模块用于系统内核自定义一套操作函数和数据结构；PCIE驱动模块和PCIE库模块协同工作，通过管理底层的硬件驱动程序来为上层提供服务；设备驱动层228，用于向上与虚拟驱动层227交互，向下与相应硬件交互。
本实施例选择的操作系统为麒麟操作系统，其软件模块的框架包括三层，分别为应用层226、虚拟驱动层227和设备驱动层228。如图4所示。
1、应用层226主要为上层应用提供接口服务，用户应用程序通过调用操作系统所规定的标准用户接口层API函数来实现其通信功能。
2、虚拟驱动层227包括用户接口模块(I/O)、PCIE_ModeX_Drv模块和PCIE_ModeX_Lib模块，用户接口模块本质上就是系统内核自定义的一套操作函数和数据结构，而PCIE_ModeX_Drv模块和PCIE_ModeX_Lib模块协同工作，通过管理底层的硬件驱动程序来为上层提供服务。虚拟驱动层227主要有三个功能：
(1)为上层应用提供一套操作系统规定的标准化API函数。本实施例的通信系统是基于桌面操作系统麒麟操作实现的。注册是在PCIE_ModeX_Drv模块中完成的。同时PCIE_ModeX_Drv驱动模块调用相应操作系统函数完成其注册功能。其对上层注册的读写和控制函数如下：
PCIE_ModeX_Oρen：PCIE设备打开函数，对应应用层接口函数open；
PCIE_ModeX_Close：PCIE设备关闭函数，对应应用层接口函数close；
PCIE_ModeX_Read：PCIE设备字符读取函数，对应应用层接口函数read；
PCIE_ModeX_Write：PCIE设备字符发送函数，对应应用层接口函数write；
PCIE_ModeX_Ioctrl：PCIE设备控制函数，对应应用层接口函数ioctl函数。
(2)向底层硬件驱动程序层注册回调函数。如果是写操作，在I/O层调用write函数写设备时，PCIE_ModeX_Write函数要主动调用底层硬件驱动程序相关函数来发送字符数据。如果是读操作，PCIE_ModeX_Read函数则直接从虚拟驱动层读缓冲区中读取字符。当缓冲区为空时，如果是阻塞方式则需要等待，如果是非阻塞方式则立即返回错误。该缓冲区的填充是由底层硬件驱动程序通过中断方式进行的，当底层硬件驱动程序接收到一个字符时，就产生中断，然后调用虚拟驱动层提供的回调函数将字符写入缓冲区中以供上层读取。
因此，虚拟驱动层需要提供给底层硬件驱动程序两个回调函数：第一个是发送函数，实现底层硬件驱动程序从写缓冲区中读取字符函数；第二个是接收函数，底层硬件驱动程序向读缓冲区中写字符函数。
(3)完成其内部初始化
内部初始化的工作主要驱动程序注册、创建设备通道和初始化系统参数。
①驱动程序注册
驱动程序注册是将驱动程序的入口点填入到驱动程序表中，为上层应用程序提供驱动程序的调用接口。在本系统中，设计了Open，Close，Read，Write和Ioctrl等多个函数，通过麒麟操作操作系统函数iosDrvInstall实现注册。
②创建通道设备
为了将各个通道的设备添加到设备列表中，需要为每个通道设置不同的中断号，并关联中断函数，然后调用PCIE驱动函数注册到操作系统中，最后再与底层硬件关联。
③初始化系统参数
初始化主要针对每个通道设置它的中断号、波特率以及其它参数等。
3、设备驱动层228主要包括各种底层硬件驱动程序。本层向上与虚拟驱动层227交互，向下与具体硬件交互。主要完成三个方面的功能：一是向上层提供回调函数注册功能，例如启动发送数据函数；二是完成不同通道的通信设置，主要是设置地址空间映射，通过访问不同地址空间实现对不同通道的访问；三是控制通道进行字符接收和发送及其他硬件配置工作，实现字符的接收和发送。正常方式下，一般通过中断方式进行数据的接收和发送。本系统也支持轮询方式进行数据接收和发送。
优选地，虚拟驱动层包括用户接口模块、PCIE_ModeX_Drv模块和PCIE_ModeX_Lib模块，用于提供API函数、注册回调函数和内部初始化，其中不同的外设接口IP，对应不同的ModeX，这里PCIE_ModeX可表示Arinc429、Arinc1553b、CAN、SPI、I2S、I2C、URAT。内部初始化包括驱动程序注册、创建设备通道和初始化系统参数，系统参数包括波特率、中断号。数据传输是通过轮询方式、ITNx message或MSI中断方式进行。
请见图5，图5为本发明提供的基于飞腾系列PCIE总线的中断控制方法一实施例的流程示意图，在本实施例中，该基于飞腾系列PCIE总线的中断控制方法，包括以下步骤：
步骤S100、获取引发中断的通道号，关闭通道的中断。
获取引发中断的通道号后，再关闭该通道的中断，待处理完本次中断后再打开中断。
步骤S200、在处理中断过程中，读取PCIE的状态寄存器，判断中断类型。
在处理中断过程中，先要读取PCIE的状态寄存器，据此判断中断类型。
步骤S300、判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断。
若异常中断，则进入异常中断处理模块，处理完异常并恢复中断状态。若某个IP的接收数据有效中断，则进入对应IP的数据接收模块，将FIFO模块中的数据读入到系统中，然后再调用虚拟驱动层的回调函数将数据放到相应的缓存中。若某个IP的发送数据有效中断，则进入对应IP数据发送模块，设置其发送寄存器进行数据发送。
本实施例提供的基于飞腾系列PCIE总线的中断控制方法，通过获取引发中断的通道号，关闭通道的中断；处理中断过程中，读取PCIE的状态寄存器，判断中断类型；判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断。本实施例提供的基于飞腾系列PCIE总线的中断控制方法，可实现由飞腾芯片通过PCIE配置各种类型的外围器件，通过可编程逻辑器件实现不同外围器件的接口协议IP核，减少了芯片器件等使用，简化了系统设计的复杂度，使得系统移植性好、且具有电路结构简单、成本低廉、易于接口拓展、稳定性高的特点，极大满足了系统的多应用需求，适用于军用、工业等特殊领域。
参见图6，图6为本发明提供的基于飞腾系列PCIE总线的中断控制装置一实施例的功能框图，在本实施例中，基于飞腾系列PCIE总线的中断控制装置包括获取模块100、读取模块200和判断模块300，其中，获取模块100，用于获取引发中断的通道号，关闭通道的中断；读取模块200，用于在处理中断过程中，读取PCIE的状态寄存器，判断中断类型；判断模块300，用于判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断。
获取模块100获取引发中断的通道号后，再关闭该通道的中断，待处理完本次中断后再打开中断。
读取模块200在处理中断过程中，先要读取PCIE的状态寄存器，据此判断中断类型。
判断模块300包括第一判断单元310、第二判断单元320和第三判断单元330，其中，第一判断单元310，用于若异常中断，则进入异常中断处理模块，处理完异常并恢复中断状态。第二判断单元320，用于若某个IP的接收数据有效中断，则进入对应IP的数据接收模块，将FIFO模块中的数据读入到系统中，然后再调用虚拟驱动层的回调函数将数据放到相应的缓存中。第三判断单元330，用于若某个IP的发送数据有效中断，则进入对应IP数据发送模块，设置其发送寄存器进行数据发送。
本实施例提供的基于飞腾系列PCIE总线的中断控制装置，通过获取引发中断的通道号，关闭通道的中断；处理中断过程中，读取PCIE的状态寄存器，判断中断类型；判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断。本实施例提供的基于飞腾系列PCIE总线的中断控制装置，可实现由飞腾芯片通过PCIE配置各种类型的外围器件，通过可编程逻辑器件实现不同外围器件的接口协议IP核，减少了芯片器件等使用，简化了系统设计的复杂度，使得系统移植性好、且具有电路结构简单、成本低廉、易于接口拓展、稳定性高的特点，极大满足了系统的多应用需求，适用于军用、工业等特殊领域。
请见图1至图7，本实施例提供的基于飞腾系列PCIE总线的通用接口拓展系统，其工作原理如下所示：
基于飞腾系列PCIE总线的通用接口拓展系统主要包括飞腾芯片10和可编程逻辑器件20。飞腾CPU10通过PCIE总线发送数据到可编程逻辑器件20的对应的PCIE硬核22，或通过PCIE总线读取PCIE硬核22接收到的数据。不同PCIE硬核22通过地址划分区间的不同，以及不同PCIE硬核22的内部的配置寄存器进行不同的操作。
可编程逻辑器器件20的PCIE硬核22作为EP端，首先向飞腾CPU10申请一段内存空间作为EP端所有IP核地址的总空间。可编程逻辑器件20设计一个标准的地址译码模块23，将申请的内存空间进行地址划分为如干个地址段，每个外设IP核占用其中一个地址段。地址段的划分采用参数定义的方式，可通过软件配置方式进行配置，以达到可根据实际CPU端内存申请的情况进行划分。
可编程逻辑器件20内的从PCIE核按逻辑器件内部统一的通信标准，设计一种自定义的内部通信总线Internal Local Bus(ILB)，ILB由32位地址、32位写数据、32位读数据和读写使能组成。PCIE硬核22输出一个ILB接口与地址译码模块23直连，地址译码模块23采用一个ILB端口进N个ILB端口出的设计思路，N根据实际情况可自行拓展，以达到多外设接口IP均能挂载上。本设计N个ILB端口采用地址的高位译码来实现，高位地址可自定义[s：t]位宽用于访问最大2(s+1)-t个IP核，每个IP核数据传输有效地址空间为0～2t。
与外设接口相连的多类型通用接口IP核均采用ILB总线的设计方式，通过ILB通信与地址译码模块23输出的N路ILB互联。
本实施例提供的基于飞腾系列PCIE总线的通用接口拓展系统、中断控制方法及装置，同现有技术相比，采用飞腾CPU和可编程逻辑器件，飞腾CPU通过PCIE总线与可编程逻辑器件互联，可编程逻辑器件通过拓展相应的总线接口与对应的外围设备器件互联；可编程逻辑器件包括PCIE接口模块、PCIE硬核、地址译码模块、中断管理模块和总线接口模块，PCIE接口模块，用于接收飞腾CPU发送过来的PCIE格式数据和指令；PCIE硬核与PCIE接口相连接，用于根据PCIE接口接收的指令，通过地址和数据转换，将接收的PCIE格式数据转换为符合ILB的本地数据格式，若ILB总线数据操作时序为写使能有效时，则写数据和写地址为有效数据和地址，否则为无效写数据和地址；若ILB总线数据操作时序为读使能有效时，当前时刻的下一个时钟拍对应的数据为有效读数据，读使能有效时刻，对应的地址为有效地址，否则为无效读地址；地址译码模块与PCIE硬核相连接，用于对PCIE硬核转换的地址进行译码；中断管理模块分别与PCIE硬核和总线接口模块相连接，用于采用PCIE INTA中断方式，直接访问管理PCIE硬核和总线接口模块；飞腾CPU与PCIE接口模块相连接，用于根据地址划分、以及驱动的参数模块给定的地址与指令，通过PCIE总线进行读写操作，达到配置相应的PCIE硬核驱动。本实施例提供的基于飞腾系列PCIE总线的通用接口拓展系统、中断控制方法及装置，可实现由飞腾芯片通过PCIE配置各种类型的外围器件，通过可编程逻辑器件实现不同外围器件的接口协议IP核，减少了芯片器件等使用，简化了系统设计的复杂度，使得系统移植性好、且具有电路结构简单、成本低廉、易于接口拓展、稳定性高的特点，极大满足了系统的多应用需求，适用于军用、工业等特殊领域。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种基于飞腾系列PCIE总线的通用接口拓展系统，其特征在于，包括飞腾CPU(10)和可编程逻辑器件(20)，所述飞腾CPU(10)通过PCIE总线与所述可编程逻辑器件(20)互联，所述可编程逻辑器件(20)通过拓展相应的总线接口与对应的外围设备器件互联；所述可编程逻辑器件(20)包括PCIE接口模块(21)、PCIE硬核(22)、地址译码模块(23)、中断管理模块(24)和总线接口模块(25)，其中，
所述PCIE接口模块(21)，用于接收所述飞腾CPU(10)发送过来的PCIE格式数据和指令；
所述PCIE硬核(22)与所述PCIE接口相连接，用于根据所述PCIE接口接收的指令，通过地址和数据转换，将接收的所述PCIE格式数据转换为符合ILB的本地数据格式，若ILB总线数据操作时序为写使能有效时，则写数据和写地址为有效数据和地址，否则为无效写数据和地址；若ILB总线数据操作时序为读使能有效时，当前时刻的下一个时钟拍对应的数据为有效读数据，读使能有效时刻，对应的地址为有效地址，否则为无效读地址；
所述地址译码模块(23)与所述PCIE硬核(22)相连接，用于对所述PCIE硬核(22)转换的地址进行译码；
所述中断管理模块(24)分别与所述PCIE硬核(22)和所述总线接口模块(25)相连接，用于采用PCIE INTA中断方式，直接访问管理所述PCIE硬核(22)和所述总线接口模块(25)；
所述飞腾CPU(10)与所述PCIE接口模块(21)相连接，用于根据地址划分、以及驱动的参数模块给定的地址与指令，通过PCIE总线进行读写操作，达到配置相应的所述PCIE硬核(22)驱动；
所述PCIE硬核(22)的框架结构包括参数寄存器配置模块(221)、发送FIFO模块(222)、接收FIFO模块(223)、中断处理模块(224)和发送/接收协议处理模块(225)，其中，
所述参数寄存器配置模块(221)，用于根据IP核的不同，设计不同的命令寄存器，按照所述飞腾CPU(10)的操作命令进行发送数据写操作或者接收数据读操作；
所述发送FIFO模块(222)与所述参数寄存器配置模块(221)相连接，用于发送所述参数寄存器配置模块(221)配置的写操作数据；
所述接收FIFO模块(223)与所述参数寄存器配置模块(221)相连接，用于接收所述参数寄存器配置模块(221)配置的读操作数据；
所述中断处理模块(224)分别与所述发送FIFO模块(222)和所述接收FIFO模块(223)相连接，用于判断所述发送FIFO模块(222)发送的写操作数据和所述接收FIFO模块(223)接收的读操作数据的空满状态，采用阈值Num配置方式来产生中断，若所述发送FIFO模块(222)发送的写操作数据的数量或所述接收FIFO模块(223)接收的读操作数据的数量达到预设的数量阈值时，则产生中断；若识别到所述发送FIFO模块(222)发送完最后一个写操作数据或所述接收FIFO模块(223)接收的最后一个读操作数据被取走时，则产生中断；若所述发送FIFO模块(222)发送完写操作数据的时间或所述接收FIFO模块(223)接收完读操作数据的时间超过预设的时间阈值时，则超时中断；
所述发送/接收协议处理模块(225)与所述中断处理模块(224)相连接，用于根据外围设备的不同，采用相应的支持协议来适配外围设备器件。
2.如权利要求1所述的基于飞腾系列PCIE总线的通用接口拓展系统，其特征在于，所述PCIE硬核(22)中软件模块的框架包括由上至下布置的应用层(226)、虚拟驱动层(227)和设备驱动层(228)，其中，
所述应用层(226)，用于为上层提供接口服务；
所述虚拟驱动层(227)包括用户接口模块、PCIE驱动模块和PCIE库模块，所述用户接口模块用于系统内核自定义一套操作函数和数据结构；所述PCIE驱动模块和PCIE库模块协同工作，通过管理底层的硬件驱动程序来为上层提供服务；
所述设备驱动层(228)，用于向上与所述虚拟驱动层(227)交互，向下与相应硬件交互。
3.一种应用于如权利要求1或2所述基于飞腾系列PCIE总线的通用接口拓展系统中的中断控制方法，包括以下步骤：
获取引发中断的通道号，关闭通道的中断；
在处理中断过程中，读取PCIE的状态寄存器，判断中断类型；
判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断。
4.如权利要求3所述的基于飞腾系列PCIE总线的通用接口拓展系统中的中断控制方法，所述判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断的步骤包括：
若异常中断，则进入异常中断处理模块，处理完异常并恢复中断状态。
5.如权利要求3所述的基于飞腾系列PCIE总线的通用接口拓展系统中的中断控制方法，所述判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断的步骤包括：
若某个IP的接收数据有效中断，则进入对应IP的数据接收模块，将FIFO模块中的数据读入到系统中，然后再调用虚拟驱动层的回调函数将数据放到相应的缓存中。
6.如权利要求3所述的基于飞腾系列PCIE总线的通用接口拓展系统中的中断控制方法，所述判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断的步骤包括：
若某个IP的发送数据有效中断，则进入对应IP数据发送模块，设置其发送寄存器进行数据发送。
7.一种应用于如权利要求1或2所述基于飞腾系列PCIE总线的通用接口拓展系统中的中断控制装置，包括：
获取模块(100)，用于获取引发中断的通道号，关闭通道的中断；
读取模块(200)，用于在处理中断过程中，读取PCIE的状态寄存器，判断中断类型；
判断模块(300)，用于判断是否中断异常，若是中断异常，则对异常进行处理；若不是中断异常，则进一步判断是否接收中断，若是接收中断，则读取对应中断的IP核数据；若不是接收中断，则进一步判断是否发送中断，若是发送中断，则发送对应中断的IP核数据；若不是发送中断，则判断是否超时中断，若是超时中断，则读取对应中断的IP核数据；若不是超时中断，则打开通道的中断。
8.如权利要求7所述的基于飞腾系列PCIE总线的通用接口拓展系统中的中断控制装置，所述判断模块(300)包括：
第一判断单元(310)，用于若异常中断，则进入异常中断处理模块，处理完异常并恢复中断状态。
9.如权利要求7所述的基于飞腾系列PCIE总线的通用接口拓展系统中的中断控制装置，所述判断模块(300)包括：
第二判断单元(320)，用于若某个IP的接收数据有效中断，则进入对应IP的数据接收模块，将FIFO模块中的数据读入到系统中，然后再调用虚拟驱动层的回调函数将数据放到相应的缓存中；
第三判断单元(330)，用于若某个IP的发送数据有效中断，则进入对应IP数据发送模块，设置其发送寄存器进行数据发送。
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