CN115172452A - 一种基于PN结的结型栅增强型GaN器件 - Google Patents
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Abstract
本发明属于功率半导体技术领域，提供一种基于PN结的结型栅增强型GaN器件，用于解决现有器件存在的如栅压摆幅窄、栅极漏电大、工艺要求高、比导通电阻高、成本高、电热稳定性差等诸多问题。本发明利用宽禁带P型半导体耗尽其下方的高浓度二维电子气，获得增强型器件；同时，在P型宽禁带半导体上设反偏N型半导体形成结型栅，阻止栅极向P型宽禁带半导体层注入电流，从而获得极低的栅极漏电；并且，通过在源、漏通道区域同步引入N型半导体形成双层势垒结构，提高源漏通道区域的二维电子气密度；最终使得本发明增强型GaN器件具有栅压摆幅大、栅极漏电低、沟道比导通电阻小、阈值电压一致性高、工艺简单、成本低、稳定性高等优点。
Description
技术领域
本发明属于功率半导体技术领域，涉及高压半导体器件，具体提供一种基于PN结的结型栅增强型GaN器件。
背景技术
GaN器件作为三代半导体器件，其固有的物理性质使其非常适合高频、高功率等应用；增强型GaN器件在电力电子应用中可以省掉保护电路、提高系统可靠性等，所以一直是研究的重点。
传统的增强型横向GaN器件主要包括p-GaN栅或者p-AlGaN栅增强型HEMT器件、Recess-gate HEMT以及采用氟离子注入的HEMT。其中，p-GaN栅或者p-AlGaN栅增强型HEMT器件是利用p-GaN或者p-AlGaN来耗尽沟道处的二维电子气，如文献“Y.Uemotoet al.,“Gate injection transistor(GIT)—A normally-off AlGaN/GaN power transistorusing conductivity modulation,”IEEETrans.Electron Devices,vol.54,no.12,pp.3393–3399,Dec.2007.”中所述，其结构如图1所示；但是p-GaN或者p-AlGaN与势垒层形成的PN二极管在栅压～3V时将导通，从而引入很大的栅电流，增加驱动损耗，上述特性限制了栅压摆幅，一般不超过5V，从而增加了驱动电路设计难度；并且p-GaN栅和金属栅电极一般形成反偏肖特基接触以降低栅电流，但是肖特基接触可靠性、稳定性较低，从而使得栅极漏电的可靠性、稳定性较低。Recessed-gate HEMT是通过将栅介质下面的势垒层刻蚀掉一部分(剩余厚度d)，如文献“Y.Zhao,et al.,“Effects of recess depths on performanceof AlGaN/GaN power MIS-HEMTs on the Si substrates and threshold voltage modelof different recess depths for the using HfO2 gate insulator,”Solid-StateElectronics,2020,163:107649.”中所述，其结构如图2所示，此结构可降低沟道处二维电子气浓度，从而实现增强型器件，但是沟道极化强度的降低，增加了比导通电阻；此外，该器件的阈值电压随着沟道栅介质下保留的势垒层的厚度的降低而增加，一般也在1V-2V左右，而且当保留的势垒层减薄到几nm时，随着沟道的破坏，沟道内的电子迁移率极大地降低，导致比导通电阻成倍的增加；并且，通过刻蚀保留的厚度d精度非常难控制，显著影响wafer上的器件的阈值电压均一性。采用氟离子注入栅极沟道下方的MIS-HEMT结构也可以实现增强型器件，但是F离子引入的散射降低了电子迁移率，增大了器件电阻，同时还存在热稳定性等问题。
为克服上述问题，申请人曾在申请号为：202210146339.7、名称为一种增强型MIS-GaN器件的专利文献中公开了一种具有MIS栅极部的结构；但是，该MIS结构的引入会带来高的介质(I)/半导体(S)界面电荷或者陷阱，从而影响阈值电压稳定性和可靠性。
发明内容
本发明的目的在于针对上述现有增强型GaN器件存在的如阈值电压一致性差、稳定性可靠性差、沟道损坏、二维电子气浓度低、沟道电阻高、栅压摆幅窄、栅极漏电大、工艺难度高、驱动设计复杂等诸多问题，提供一种基于PN结的结型栅增强型GaN器件；本发明具有栅压摆幅大、栅极漏电低、沟道电阻小、源漏通道区域二维电子气浓度高、总比导通电阻小、阈值电压一致性高、电热稳定性高、可靠性高、工艺简单等优点。
为实现上述目的，本发明采用的技术方案如下：
1.一种基于PN结的结型栅增强型GaN器件，包括：P型宽禁带半导体层1-1、金属栅极1-2、第一N型半导体层1-3、势垒层1-4、沟道层1-5、源极欧姆接触金属层1-6、漏极欧姆接触金属层1-7、缓冲层1-8、衬底1-9、第一介质钝化层1-10、第二介质钝化层1-11、金属源极1-12及金属漏极1-13，其中，缓冲层1-8设置于衬底上，沟道层1-5设置于缓冲层上，势垒层1-4设置于沟道层上，源极欧姆接触金属层1-6、漏极欧姆接触金属层1-7设置于势垒层1-4上、且分别位于两端，金属源极1-12设置于源极欧姆接触金属层1-6上，金属漏极1-13设置于漏极欧姆接触金属层1-7上；
其特征在于，P型宽禁带半导体层1-1、第一N型半导体层1-3与金属栅极1-2由下往上依次层叠构成结型栅极部，结型栅极部位于源极欧姆接触金属层1-6与漏极欧姆接触金属层1-7之间、且邻近源极欧姆接触层一侧；第一介质钝化层1-10覆盖势垒层上表面及第一N型半导体层1-3两侧的部分区域，第二介质钝化层1-11覆盖第一介质钝化层与金属栅极1-2上表面。
2.一种基于PN结的结型栅增强型GaN器件，包括：P型宽禁带半导体层1-1、金属栅极1-2、第一N型半导体层1-3、势垒层1-4、沟道层1-5、源极欧姆接触金属层1-6、漏极欧姆接触金属层1-7、缓冲层1-8、衬底1-9、第一介质钝化层1-10、第二介质钝化层1-11、金属源极1-12、金属漏极1-13、第二N型半导体层1-14及第三N型半导体层1-15，其中，缓冲层1-8设置于衬底上，沟道层1-5设置于缓冲层上，势垒层1-4设置于沟道层上；
其特征在于，P型宽禁带半导体层1-1、第一N型半导体层1-3与金属栅极1-2由下往上依次层叠构成结型栅极部，第二N型半导体层1-14、结型栅极部与第三N型半导体层1-15设置于势垒层1-4上；源极欧姆接触金属层1-6设置于第二N型半导体层1-14上，漏极欧姆接触金属层1-7设置于第三N型半导体层1-15上；结型栅极部位于第二N型半导体层与第三N型半导体层之间、且邻近源极欧姆接触金属层1-6一侧；金属源极1-12设置于源极欧姆接触层1-6上，金属漏极1-13设置于漏极欧姆接触层1-7上；第一介质钝化层1-10覆盖第二N型半导体层与第三N型半导体层上表面、第二N型半导体层与结型栅极部之间的势垒层、第三N型半导体层与结型栅极部之间的势垒层、以及P型宽禁带半导体层1-1与第一N型半导体层1-3的两侧部分区域，第二介质钝化层1-11覆盖第一介质钝化层与金属栅极1-2上表面。
3.一种基于PN结的结型栅增强型GaN器件，包括：P型宽禁带半导体层2-1、金属栅极2-2、N型半导体层2-3、势垒层2-4、沟道层2-5、金属源极2-6、P型电场屏蔽区2-7、N型电流通路区2-8、耐压层2-9、第一介质钝化层2-10、第二介质钝化层2-11、衬底2-12及金属漏极2-13，其中，金属漏极2-13设置于衬底下，耐压层2-9设置于衬底上，耐压层上设置两个P型电场屏蔽区2-7以及位于两个P型电场屏蔽区之间的电流通路区2-8，非故意掺杂(UID)沟道层2-5设置于P型电场屏蔽区与电流通路区上，势垒层2-4设置于沟道层上；
其特征在于，P型宽禁带半导体层2-1、N型半导体层2-3与金属栅极2-2由下往上依次层叠构成结型栅极部，所述结型栅极部设置于势垒层上；第一介质钝化层2-10覆盖势垒层上表面、及N型半导体层2-3的两侧部分区域，第二介质钝化层2-11覆盖第一介质钝化层与金属栅极2-2上表面，金属源极2-6覆盖第二介质钝化层上表面、且两侧分别与势垒层2-4、沟道层2-5以及P型电场屏蔽区相接触。
进一步的，上述第1与第2种GaN器件中，所述栅极金属1-2向第一N型半导体层1-3两侧延伸形成栅极场板，所述栅极场板覆盖于第一介质钝化层1-10上表面；所述源极金属1-12与漏极金属1-13向栅漏之间的通道区域延伸分别形成源极场板与漏极场板，所述源极场板与漏极场板覆盖于第二介质钝化层1-11上表面。
进一步的，上述第1、第2与第3种GaN器件中，所述第一N型半导体层与栅极金属形成肖特基接触或者欧姆接触。
进一步的，上述第1、第3种GaN器件中，所述N型半导体层(包括：第1种GaN器件中第一N型半导体层、第3种GaN器件中N型半导体层)由N型GaN、AlGaN、InGaN、InAlN、AlN或者多晶硅制成，所述AlGaN中Al或者InAlN、InGaN中In的摩尔组分根据设计需要进行适应性调整。
进一步的，上述第2种GaN器件中，所述第一至第三N型半导体层由极化强度较高的N型AlGaN、InAlN或者AlN制成。
进一步的，上述第1、第2与第3种GaN器件中，所述N型半导体层(包括：第1种GaN器件中第一N型半导体层、第2种GaN器件中第一至第三N型半导体层、第3种GaN器件中N型半导体层)由底部轻掺杂或未掺杂N型半导体层(掺杂浓度低于1e18 cm-3)与顶部相同材料的重掺杂N型半导体层(掺杂浓度高于1e18 cm-3)构成；底部轻掺杂N型半导体层能够防止反偏PN结提早击穿或者隧穿电流过大、并且可以通过改变厚度调节阈值电压大小，顶层重掺杂N型半导体层则有利于形成欧姆接触、防止载流子堆积，有利于阈值电压稳定性。
进一步的，上述第1、第2与第3种GaN器件中，所述N型半导体层(包括：第1种GaN器件中第一N型半导体层、第2种GaN器件中第一至第三N型半导体层、第3种GaN器件中N型半导体层)由底部轻掺杂或未掺杂N型半导体层(掺杂浓度低于1e18 cm-3)与顶部另一种材料的轻掺杂(掺杂浓度低于1e18 cm-3)或重掺杂N型半导体层(掺杂浓度高于1e18 cm-3)构成；底部轻掺杂N型半导体层能够防止反偏PN结提早击穿或者隧穿电流过大、并且可以通过改变厚度调节阈值电压大小，顶层轻掺杂则和金属栅形成肖特基接触，重掺杂N型半导体层则有利于形成欧姆接触、防止载流子堆积，有利于阈值电压稳定性。
进一步的，上述第1与第2种GaN器件中，所述衬底由Si、SiC或蓝宝石制成；所述缓存层由C掺杂或者Fe掺杂的高阻GaN或者AlGaN制成；所述沟道层由非故意掺杂的GaN或InGaN制成；所述势垒层由AlGaN、GaN/AlGaN、AlGaN/AlN或者InAlN制成；所述P型宽禁带半导体层由P型GaN、AlGaN或者NiO制成，其掺杂浓度大于1e17 cm-3。
进一步的，上述第3种GaN器件中，所述衬底由N型重掺杂GaN制成；所述耐压层由N型轻掺杂GaN制成，浓度在1e14～1e17之间；所述电流通路区由N型GaN制成，浓度比耐压层高；所述势垒层由AlGaN、GaN/AlGaN、AlGaN/AlN或者InAlN制成；所述P型电场屏蔽层与沟道层由GaN制成，所述P型宽禁带半导体层为P型GaN、AlGaN、或者NiO，掺杂浓度大于1e17 cm-3。
另外，本发明还提供上述第2种GaN器件的制备方法，包括以下步骤：
步骤1.在衬底上依次生长缓冲层、沟道层与势垒层；
步骤2.采用外延生长工艺在势垒层上生长P型宽禁带半导体薄膜，再光刻后，采用ICP、IRE或者ICP-RIE干法刻蚀形成P型宽禁带半导体层；
步骤3.采用外延生长技术生长N型半导体薄膜覆盖整个器件表面，再光刻后，采用ICP、IRE或者ICP-RIE干法刻蚀形成图形化的第一、第二与第三N型半导体层；其中，第一N型半导体层位于P型宽禁带半导体层上、且两端边界位于P型宽禁带半导体层边界之内，第二、第三N型半导体层分别位于P型宽禁带半导体层两侧且不与之接触；
步骤4.光刻后，采用蒸发或者磁控溅射工艺于器件表面形成金属层，再采用剥离工艺分别形成源极欧姆接触层与漏极欧姆接触层，并在N2中进行快速热退火处理；
步骤5.采用ALD或者CVD工艺生长第一介质钝化层覆盖整个器件表面，再光刻后，采用ICP、RIE、ICP-RIE干法刻蚀或湿法腐蚀第一介质钝化层，于第一N型半导体层上方形成栅极金属接触孔；
步骤6.光刻后，采用蒸发或者溅射工艺在器件表面形成金属层，再采用剥离工艺形成栅极金属与栅极场板；
步骤7.采用ALD或者CVD工艺生长第二介质钝化层覆盖整个器件表面，再光刻后，采用ICP、RIE或者ICP-RIE干法刻蚀第一介质钝化层与第二介质钝化层，于源极欧姆接触层与漏极欧姆接触层上方分别形成源极金属接触孔与漏极金属接触孔；
步骤8.光刻后，采用蒸发或溅射工艺形成金属层覆盖整个器件表面，再采用剥离工艺形成源极金属与源极场板、漏极金属与漏极场板，或者再采用ICP、RIE、ICP-RIE干法刻蚀或湿法腐蚀形成源极金属与源极场板、及漏极金属与漏极场板。
本发明的有效效果在于：
本发明提供一种基于PN结的结型栅增强型GaN器件，包括横向器件与纵向器件，利用P型宽禁带半导体层耗尽其下方的高浓度二维电子气，获得增强型器件；同时，在P型宽禁带半导体层上设置第一N型半导体层，由P型宽禁带半导体层/第一N型半导体层/栅极金属共同构成结型栅，N型半导体层上的栅极金属施加正电压开启栅极沟道时，由P型宽禁带半导体层和N型半导体层形成的PN结反偏，栅极电流由反偏PN结决定；从而无论N型半导体层与栅极金属形成的是正偏的N型肖特基二极管还是欧姆接触，N型半导体层上的栅极金属施加正电压开启栅极沟道时形成的电流极低，栅压摆幅极高，可以减低驱动损耗和驱动电路设计难度和复杂度。
进一步的，本发明引入与第一N型半导体层同步形成的第二N型半导体层与第三N型半导体层，第二N型半导体层与第三N型半导体层分别在栅源、栅漏之间的通道区域形成双层势垒结构，即势垒层1-4作为第一势垒层、第二与第三N型半导体作为第二势垒层；在不增加工艺难度和成本的基础上，有效增加了势垒层总厚度，同时，调节第二势垒层中AlGaN或者InAlN的摩尔组分以增强其极化强度、或者利用强极化的AlN层能够获得更高的二维电子气浓度；并且维持栅极部势垒层不变，不影响栅极下方的二维电子气浓度，在保证栅极正常耗尽的情况下，极大地降低了源漏通道区域的比导通电阻。
另外，本发明的新型结型栅能够避免MIS结构中介质层(I)和半导体层(S)界面电荷或陷阱对阈值电压可靠性和稳定性的影响，以及避免传统p-GaN HEMT使用反偏P型肖特基结来防止栅极漏电过大而导致严重的电热稳定性(包括阈值电压漂移、栅极漏电增大等)等问题，本发明的反偏PN结在电热应力消失后，栅极漏电流也将恢复，并且不会在结型栅内存储电荷，从而提高器件阈值电压、栅极漏电的可靠性和稳定性。
综上，本发明通过引入新型结型栅结构的，在不采用recessed-gate结构以及氟离子注入的情况下，实现极低栅极驱动电流、极高栅压摆幅的增强型器件，比导通电阻低、工艺简单，一致性高、成本低、稳定性高。
附图说明
图1为现有p-GaN栅HEMT器件元胞示意图。
图2为现有recessed-gate HEMT器件元胞示意图。
图3为本发明实施例1中增强型横向GaN器件元胞示意图；其中，1-1为P型宽禁带半导体层，1-2为金属栅极，1-3为第一N型半导体层，1-4为势垒层，1-5为沟道层，1-6为源极欧姆接触金属层，1-7为漏极欧姆接触金属层，1-8为缓冲层，1-9为衬底，1-10为第一介质钝化层，1-11为第二介质钝化层；1-12为金属源极，1-13为金属漏极。
图4～图9为本发明实施例1中增强型横向GaN器件的转移特性曲线和栅极电流波形图。
图10为本发明实施例2中增强型横向GaN器件元胞示意图；其中，1-14为第二N型半导体层，1-15为第三N型半导体层。
图11、图12为本发明实施例2中增强型横向GaN器件与对比例的转移特性曲线和栅极电流波形对比图。
图13为本发明实施例3中增强型横向GaN器件与对比例的转移特性曲线和栅极电流波形对比图。
图14为本发明实施例4中增强型横向GaN器件的制备工艺流程图。
图15为本发明实施例5中增强型纵向GaN器件元胞示意图；其中，2-1为P型宽禁带半导体层，2-2为金属栅极，2-3为第一N型半导体层，2-4为势垒层，2-5为UID沟道层，2-6为金属源极，2-7为P型电场屏蔽区，2-8为N型电流通路区，2-9为耐压层，2-10为第一介质钝化层，2-11为第二介质钝化层，2-12为衬底，2-13为金属漏极。
具体实施方式
为使本发明的目的、技术方案和技术效果更加清楚，下面将结合附图对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
实施例1
本实施例提供了一种结型栅增强型横向GaN器件，其结构如图3所示，包括：P型宽禁带半导体层1-1、金属栅极1-2、第一N型半导体层1-3、势垒层1-4、沟道层1-5、源极欧姆接触金属层1-6、漏极欧姆接触金属层1-7、缓冲层1-8、衬底1-9、第一介质钝化层1-10、第二介质钝化层1-11、金属源极1-12及金属漏极1-13，其中，缓冲层1-8设置于衬底上，沟道层1-5设置于缓冲层上，势垒层1-4设置于沟道层上，源极欧姆接触金属层1-6、漏极欧姆接触金属层1-7设置于势垒层1-4上、且分别位于两端，金属源极1-12设置于源极欧姆接触金属层1-6上，金属漏极1-13设置于漏极欧姆接触金属层1-7上；
P型宽禁带半导体层1-1、第一N型半导体层1-3与金属栅极1-2由下往上依次层叠构成结型栅极部，结型栅极部位于源极欧姆接触金属层1-6与漏极欧姆接触金属层1-7之间、且邻近源极欧姆接触金属层一侧；第一介质钝化层1-10覆盖势垒层上表面(除去源极欧姆接触层1-6、漏极欧姆接触层1-7与结型栅极部的区域)及第一N型半导体层1-3两侧的部分区域，第二介质钝化层1-11覆盖第一介质钝化层与金属栅极1-2上表面。
进一步的，所述栅极金属1-2向第一N型半导体层1-3两侧延伸形成栅极场板，所述栅极场板覆盖于第一介质钝化层1-10上表面；所述源极金属1-12与漏极金属1-13向栅漏之间的通道区域延伸分别形成源极场板与漏极场板，所述源极场板与漏极场板覆盖于第二介质钝化层1-11上表面。
更进一步的，本实施例中，衬底为P型Si，缓存层为C掺杂GaN，沟道层为400nm UID-GaN，势垒层为摩尔组分0.2的AlGaN、其厚度10nm，P型宽禁带半导体层为有效空穴浓度约1×1018cm-3的p-GaN，N型半导体层为厚度25nm的N型GaN、其掺杂1×1017cm-3，栅源间距、栅漏间距分别为1.5um、13.5um，栅极长2为um，栅极金属和N型GaN层接触设置为肖特基接触，第一介质钝化层为100nm SiN、第二介质钝化层为50nm SiO2。
基于上述参数，本实施例中结型栅增强型横向GaN器件的转移特性曲线和栅极电流波形如图4所示，由图可见，首先器件实现了增强型特性，阈值电压约1.5V；更重要的是，器件VGS＝10V时的栅极电流密度仅为nA/mm量级，相比于传统p-GaN HEMT(Jiang,Huaxing,et al."High-voltage p-GaN HEMTs with off-state blocking capability after gatebreakdown."IEEE Electron Device Letters,vol.40,no.4,2019,pp.530-533.)VGS＝6V时的mA/mm量级降低了～105个数量级以上；由于传统p-GaN HEMT栅极电流太大，所以其栅压一般需要限制在6V以下，而本发明显然可以在将栅压提高到10V甚至以上时依然保持了极低的栅极电流，从而降低了驱动电路设计难度，降低栅压过压保护要求、降低驱动电路功耗。
从工作原理上讲：上述新型结型栅结构中，N型半导体层上的栅极金属施加正电压开启栅极沟道时，由P型宽禁带半导体层和N型半导体层形成的PN结反偏，栅极漏电仅有反偏PN结漏电决定，从而无论N型半导体层与栅极金属形成的是正偏的N型肖特基二极管还是欧姆接触，N型半导体层上的栅极金属施加正电压开启栅极沟道时形成的电流极低，栅压摆幅极高，上述仿真测试结果也印证了该原理，进而有效减低驱动损耗、以及驱动电路设计难度和复杂度。第一介质钝化层用于钝化器件表面，其和势垒层之间的陷阱提供二维电子气来源，并且用于和栅极金属形成栅极场板，提高击穿电压，抑制电流崩塌；第二介质钝化层用于钝化器件表面，并且和源漏金属形成源漏场板，提高击穿电压，抑制电流崩塌。
另外，当N型半导体层1-3依次替换为25nm的n-Al0.25Ga0.75N、50nm的N型多晶硅、25nm的N型AlN、25nm的N型InGaN时，器件的转移特性曲线和栅极电流波形依次如图5～8所示，由图可见，器件均具有上述特性与有益效果；同时，当P型宽禁带半导体层1-1的p-GaN替换为p-AlGaN时，具体而言，P型宽禁带半导体层为有效空穴浓度约1×1018cm-3的p-Al0.05Ga0.95N，器件的转移特性曲线和栅极电流波形如图9所示，由图可见，器件均具有上述特性与有益效果；进一步需要说明的是：上述所有器件中，当衬底换成SiC、蓝宝石，缓冲层换成高阻AlGaN，P型宽禁带半导体层换成p-NiO时，沟道层换成InGaN，势垒层换成GaN/AlGaN、AlGaN/AlN或者InAlN时均有上述特性与有益效果。
需要指出本实施例举例的材料、材料摩尔组分、掺杂浓度、长度和厚度并不限制本发明的保护范围，这些参数均可以根据应用场合需要进行适应性优化设计。
实施例2
本实施例提供了一种结型栅增强型横向GaN器件，其结构如图10所示，包括：P型宽禁带半导体层1-1、金属栅极1-2、第一N型半导体层1-3、势垒层1-4、沟道层1-5、源极欧姆接触金属层1-6、漏极欧姆接触金属层1-7、缓冲层1-8、衬底1-9、第一介质钝化层1-10、第二介质钝化层1-11、金属源极1-12、金属漏极1-13、第二N型半导体层1-14及第三N型半导体层1-15，其中，缓冲层1-8设置于衬底上，沟道层1-5设置于缓冲层上，势垒层1-4设置于沟道层上；
P型宽禁带半导体层1-1、第一N型半导体层1-3与金属栅极1-2由下往上依次层叠构成结型栅极部，第二N型半导体层1-14、结型栅极部与第三N型半导体层1-15设置于势垒层1-4上；源极欧姆接触金属层1-6设置于第二N型半导体层1-14上，漏极欧姆接触金属层1-7设置于第三N型半导体层1-15上；结型栅极部位于第二N型半导体层与第三N型半导体层之间、且邻近源极欧姆接触金属层1-6一侧；金属源极1-12设置于源极欧姆接触金属层1-6上，金属漏极1-13设置于漏极欧姆接触金属层1-7上；
第一介质钝化层1-10覆盖第二N型半导体层与第三N型半导体层上表面、第二N型半导体层与结型栅极部之间的势垒层、第三N型半导体层与结型栅极部之间的势垒层、以及P型宽禁带半导体层1-1与第一N型半导体层1-3的两侧部分区域，第二介质钝化层1-11覆盖第一介质钝化层与金属栅极1-2上表面。
进一步的，所述栅极金属1-2向第一N型半导体层1-3两侧延伸形成栅极场板，所述栅极场板覆盖于第一介质钝化层1-10上表面；所述源极金属1-12与漏极金属1-13向栅漏之间的通道区域延伸分别形成源极场板与漏极场板，所述源极场板与漏极场板覆盖于第二介质钝化层1-11上表面。
更进一步的，本实施例中，衬底为P型Si，缓存层为C掺杂GaN，沟道层为400nm UID-GaN，势垒层为摩尔组分0.2的AlGaN、其厚度10nm，P型宽禁带半导体层为有效空穴浓度约1×1018cm-3的p-GaN，第一、第二与第三N半导体层均为厚度25nm的N型Al0.25Ga0.75N、其掺杂1×1017cm-3，栅源间距、栅漏间距分别为1.5um、13.5um，栅极长为2um，金属栅极和N型Al0.25Ga0.75N设置为肖特基接触，第一介质钝化层厚度100nm的SiN，第二介质钝化层为50nmSiO2。
基于上述参数，对本实施例中结型栅增强型横向GaN器件进行仿真测试，同时采用具有相同外延层设置、相同第一介质钝化层和势垒层界面陷阱设置以及相同P型宽禁带半导体层构成的传统p-GaN栅HEMT作为对比例，二者转移特性曲线和栅极电流波形对比如图11所示，其中，测试的VDS＝1V；由图可见，首先器件实现了增强型特性，阈值电压约2V，且高于传统p-GaN HEMT；更重要的是，器件VGS＝10V时的栅极电流密度仅为nA/mm量级，相比于传统p-GaN HEMT的VGS＝6V时的～300μA/mm量级降低了数个量级以上；由于传统p-GaN HEMT栅极电流太大，所以其栅压一般需要限制在6V以下，而本发明显然可以在将栅压提高到10V、甚至15V时依然保持了极低的栅极电流，从而降低了驱动电路设计难度，降低栅压过压保护要求、降低驱动电路功耗。并且，本发明具有更高的电流密度、即更低的比导通电阻，更低的比导通电阻原因在于：在制作结型栅极部的第一N型半导体层的同时形成了第二势垒层(第二N型半导体层与第三N型半导体层)，该设置一方面增大了总势垒层厚度，另一方面第二势垒层的Al摩尔组分高于第一势垒层，极化强度更高，从而源漏通道区域的二维电子气浓度比传统的7.4e12cm-3提高到了9.9e12cm-3，从而获得了更低的比导通电阻，有助于降低导通损耗、开关损耗，提高系统功率密度等。
另外，当第一、第二与第三N半导体层均替换为厚度25nm的N型AlN、掺杂1×1017cm-3时，本实施例与对比例的转移特性曲线和栅极电流波形对比如图12所示，显而易见，图12与图11呈现了相似的特性与有益效果；并且，第二势垒层的AlN极化强度高，从而源漏通道区域的二维电子气浓度比传统的7.4e12cm-3提高到了5.4e13cm-3，从而获得了更低的比导通电阻，有助于降低导通损耗、开关损耗，提高系统功率密度等。进一步需要说明的是：本实施例中P型宽禁带半导体层1-1的p-GaN换为p-AlGaN、p-NiO时器件具有类似特性与有益效果，以及将第一、第二和第三N型半导体层换为N型InAlN时器件具有类似特性与有益效果。
实施例3
本实施例提供了一种结型栅增强型横向GaN器件，其与实施例2的区别在于：第一、第二与第三N半导体层由底部厚度5nm的未掺杂AlN与顶部厚度为25nm的N型GaN(掺杂1e17cm-3)；本实施例与对比例的转移特性曲线和栅极电流波形对比如图13所示，显而易见，图13呈现了与实施例2相似的特性与有益效果。
以上所有实施例，当衬底换成SiC、蓝宝石，缓冲层换成高阻AlGaN，沟道层换层InGaN，势垒层换成GaN/AlGaN、AlGaN/AlN或者InAlN时均有以上类似效果。
实施例4
本实施例提供实施例2中结型栅增强型GaN器件的制备方法，具体包括以下步骤：
步骤1.在P型Si衬底上依次外延生长缓冲层Al0.1Ga0.9N、未故意掺杂沟道层GaN与势垒层Al0.2Ga0.8N，需要说明的是，缓冲层、沟道层及势垒层的外延工艺均为现有技术，此处不再赘述；
步骤2.采用外延生长工艺在势垒层上生长p-GaN层，再光刻后，采用ICP、IRE或者ICP-RIE刻蚀形成P型宽禁带半导体p-GaN层，如图14(a)所示；
步骤3.采用外延生长技术生长厚度为25nm的N型Al0.25Ga0.75N层覆盖整个器件表面，然后光刻后，采用ICP、IRE或者ICP-RIE刻蚀形成图形化的第一、第二与第三N型Al0.25Ga0.75N层；其中，第一N型Al0.25Ga0.75N层位于P型宽禁带半导体p-GaN层上、且两端边界位于p-GaN层两端边界之内，第二、第三N型Al0.25Ga0.75N层分别位于p-GaN层两侧且不与之接触，如图14(b)所示；
步骤4.光刻后，采用蒸发或溅射工艺于器件表面生长复合金属层Ti/Al/Ni/Au，再采用剥离工艺分别形成源极欧姆接触层与漏极欧姆接触层，并于N2气氛下进行800～900℃的快速热退火处理，如图14(c)所示；
步骤5.采用ALD或者CVD工艺生长第一介质钝化层SiN覆盖整个器件表面，再光刻后采用ICP、RIE或者ICP-RIE干法刻蚀第一介质钝化层，于N型Al0.25Ga0.75N层上方形成栅极金属接触孔，如图14(d)所示；
步骤6.光刻后，采用蒸发或溅射工艺于器件表面生长复合金属层Ni/Au，再采用剥离工艺形成栅极金属与栅极场板，如图14(e)所示；
步骤7.采用ALD或者CVD工艺生长第二介质钝化层SiO2覆盖整个器件表面，再光刻后，采用ICP、RIE或者ICP-RIE干法刻蚀第一介质钝化层与第二介质钝化层，于源极欧姆接触层与漏极欧姆接触层上方分别形成源极金属接触孔与漏极金属接触孔；如图14(f)所示；
步骤8.光刻后采用蒸发或溅射工艺生长第二金属层Al覆盖整个器件表面，采用剥离工艺形成源极金属与源极场板、及漏极金属与漏极场板，如图14(g)所示。
由上述过程可见，通过外延技术一步生产覆盖于器件表面的N型宽禁带半导体层，再通过刻蚀同时形成的第一N型半导体层1-3、第二N型半导体层1-14和第三N型半导体层1-15；第一N型半导体层1-3与P型宽禁带半导体区1-1形成反偏PN结，防止器件开启时栅极电流增大、并且具有很高的电热稳定性；第二N型半导体层1-14、第三N型半导体层1-15则与势垒层1-4构成双层势垒，有助于提高源漏通道区域的二维电子气浓度，从而减低器件比导通电阻。
实施例5
基于实施例1相同结型栅结构，本实施例提供一种结型栅增强型纵向GaN器件，其结构如图15所示，具体包括：P型宽禁带半导体层2-1、金属栅极2-2、N型半导体层2-3、势垒层2-4、沟道层2-5、金属源极2-6、P型电场屏蔽区2-7、N型电流通路区2-8、耐压层2-9、第一介质钝化层2-10、第二介质钝化层2-11、衬底2-12及金属漏极2-13，其中，金属漏极2-13设置于衬底下，耐压层2-9设置于衬底上，耐压层上设置两个P型电场屏蔽区2-7以及位于两个P型电场屏蔽区之间的电流通路区2-8，非故意掺杂(UID)沟道层2-5设置于P型电场屏蔽区与电流通路区上，势垒层2-4设置于沟道层上；
P型宽禁带半导体层2-1、N型半导体层2-3与金属栅极2-2由下往上依次层叠构成结型栅极部，所述结型栅极部设置于势垒层上；第一介质钝化层2-10覆盖势垒层上表面、及N型半导体层2-3的两侧部分区域，第二介质钝化层2-11覆盖第一介质钝化层与金属栅极2-2上表面，金属源极2-6覆盖第二介质钝化层上表面、且两侧分别与势垒层2-4、沟道层2-5以及P型电场屏蔽区相接触。
进一步的，本实施例中，衬底由N型重掺杂GaN制成，耐压层由N型轻掺杂GaN制成、通常浓度在1e14～1e17 cm-3之间，电流通路区由N型GaN制成、浓度比耐压层高；势垒层由AlGaN、GaN/AlGaN、AlGaN/AlN或者InAlN制成，AlGaN的Al的摩尔组或者InAlN的In摩尔组分应根据应用需求进行适应性设计；P型宽禁带半导体层为P型GaN、AlGaN或者NiO，浓度大于1e17cm-3，P型AlGaN的Al的摩尔组分根据不同需求一般在0-0.35之间，P型宽禁带半导体层的厚度应根据应用需求进行适应性设计。
从工作原理上讲：本实施例中结型栅极部与实施例1相同，栅极控制原理与实施例1具有相似原理，其转移特性曲线、栅极电流与实施例1也相似，具有相同的特性和有益效果。
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。
Claims (10)
1.一种基于PN结的结型栅增强型GaN器件，包括：P型宽禁带半导体层(1-1)、金属栅极(1-2)、第一N型半导体层(1-3)、势垒层(1-4)、非故意掺杂沟道层(1-5)、源极欧姆接触金属层(1-6)、漏极欧姆接触金属层(1-7)、缓冲层(1-8)、衬底(1-9)、第一介质钝化层(1-10)、第二介质钝化层(1-11)、金属源极(1-12)及金属漏极(1-13)，其中，缓冲层设置于衬底上，沟道层设置于缓冲层上，势垒层设置于沟道层上，源极欧姆接触金属层、漏极欧姆接触金属层设置于势垒层上、且分别位于两端，金属源极设置于源极欧姆接触层上，金属漏极设置于漏极欧姆接触层上；
其特征在于，P型宽禁带半导体层、第一N型半导体层与金属栅极由下往上依次层叠构成结型栅极部，结型栅极部位于源极欧姆接触金属层与漏极欧姆接触金属层之间；第一介质钝化层覆盖势垒层上表面及第一N型半导体层两侧的部分区域，第二介质钝化层覆盖第一介质钝化层与金属栅极上表面。
2.一种基于PN结的结型栅增强型GaN器件，包括：P型宽禁带半导体层(1-1)、金属栅极(1-2)、第一N型半导体层(1-3)、势垒层(1-4)、非故意掺杂沟道层(1-5)、源极欧姆接触金属层(1-6)、漏极欧姆接触金属层(1-7)、缓冲层(1-8)、衬底(1-9)、第一介质钝化层(1-10)、第二介质钝化层(1-11)、金属源极(1-12)、金属漏极(1-13)、第二N型半导体层(1-14)及第三N型半导体层(1-15)，其中，缓冲层设置于衬底上，沟道层设置于缓冲层上，势垒层设置于沟道层上；
其特征在于，P型宽禁带半导体层、第一N型半导体层与金属栅极由下往上依次层叠构成结型栅极部，第二N型半导体层、结型栅极部与第三N型半导体层设置于势垒层上，结型栅极部位于第二N型半导体层与第三N型半导体层之间；源极欧姆接触金属层设置于第二N型半导体层上，漏极欧姆接触金属层设置于第三N型半导体层上，金属源极设置于源极欧姆接触金属层上，金属漏极设置于漏极欧姆接触金属层上；第一介质钝化层覆盖第二N型半导体层与第三N型半导体层上表面、第二N型半导体层与结型栅极部之间的势垒层、第三N型半导体层与结型栅极部之间的势垒层、以及P型宽禁带半导体层与第一N型半导体层的两侧部分区域，第二介质钝化层覆盖第一介质钝化层与金属栅极上表面。
3.按权利要求1或2所述基于PN结的结型栅增强型GaN器件，其特征在于，栅极金属向第一N型半导体层两侧延伸形成栅极场板，栅极场板覆盖于第一介质钝化层上表面；源极金属与漏极金属向栅漏之间的通道区域延伸分别形成源极场板与漏极场板，源极场板与漏极场板覆盖于第二介质钝化层上表面。
4.按权利要求2所述基于PN结的结型栅增强型GaN器件，其特征在于，第一、二以及第三N半导体层由N型AlGaN、InAlN或者AlN制成。
5.按权利要求2所述基于PN结的结型栅增强型GaN器件的制备方法，包括以下步骤：
步骤1.在衬底上依次生长缓冲层、沟道层与势垒层；
步骤2.采用外延生长工艺在势垒层上生长P型宽禁带半导体薄膜，再光刻后，采用ICP、IRE或者ICP-RIE干法刻蚀形成P型宽禁带半导体层；
步骤3.采用外延生长技术生长N型半导体薄膜覆盖整个器件表面，再光刻后，采用ICP、IRE或者ICP-RIE干法刻蚀形成图形化的第一、第二与第三N型半导体层；其中，第一N型半导体层位于P型宽禁带半导体层上、且两端边界位于P型宽禁带半导体层边界之内，第二、第三N型半导体层分别位于P型宽禁带半导体层两侧且不与之接触；
步骤4.光刻后，采用蒸发或者磁控溅射工艺于器件表面形成金属层，再采用剥离工艺分别形成源极欧姆接触层与漏极欧姆接触层，并在N2中进行快速热退火处理；
步骤5.采用ALD或者CVD工艺生长第一介质钝化层覆盖整个器件表面，再光刻后，采用ICP、RIE、ICP-RIE干法刻蚀或湿法腐蚀第一介质钝化层，于第一N型半导体层上方形成栅极金属接触孔；
步骤6.光刻后，采用蒸发或者溅射工艺在器件表面形成金属层，再采用剥离工艺形成栅极金属与栅极场板；
步骤7.采用ALD或者CVD工艺生长第二介质钝化层覆盖整个器件表面，再光刻后，采用ICP、RIE或者ICP-RIE干法刻蚀第一介质钝化层与第二介质钝化层，于源极欧姆接触层与漏极欧姆接触层上方分别形成源极金属接触孔与漏极金属接触孔；
步骤8.光刻后，采用蒸发或溅射工艺形成金属层覆盖整个器件表面，再采用剥离工艺形成源极金属与源极场板、漏极金属与漏极场板，或者再采用ICP、RIE、ICP-RIE干法刻蚀或湿法腐蚀形成源极金属与源极场板、及漏极金属与漏极场板。
6.一种基于PN结的结型栅增强型GaN器件，包括：P型宽禁带半导体层(2-1)、金属栅极(2-2)、N型半导体层(2-3)、势垒层(2-4)、非故意掺杂沟道层(2-5)、金属源极(2-6)、P型电场屏蔽区(2-7)、N型电流通路区(2-8)、耐压层(2-9)、第一介质钝化层(2-10)、第二介质钝化层(2-11)、衬底(2-12)及金属漏极(2-13)，其中，金属漏极设置于衬底下，耐压层设置于衬底上，耐压层上设置两个P型电场屏蔽区以及位于两个P型电场屏蔽区之间的N型电流通路区，非故意掺杂沟道层设置于P型电场屏蔽区与电流通路区上，势垒层设置于沟道层上；
其特征在于，P型宽禁带半导体层、N型半导体层与金属栅极由下往上依次层叠构成结型栅极部，所述结型栅极部设置于势垒层上；第一介质钝化层覆盖势垒层上表面、及N型半导体层的两侧部分区域，第二介质钝化层覆盖第一介质钝化层与金属栅极上表面，金属源极覆盖第二介质钝化层上表面、且两侧分别与势垒层、沟道层以及P型电场屏蔽区相接触。
7.按权利要求1、6所述基于PN结的结型栅增强型GaN器件，其特征在于，N型半导体层由N型GaN、AlGaN、InGaN、InAlN、AlN或者多晶硅制成。
8.按权利要求1、2或6所述基于PN结的结型栅增强型GaN器件，其特征在于，N型半导体层与栅极金属形成肖特基接触或者欧姆接触。
9.按权利要求1、2或6所述基于PN结的结型栅增强型GaN器件，其特征在于，N型半导体层采用双层结构，底层与顶层采用相同材料，底层由轻掺杂或未掺杂半导体材料制成，顶层由重掺杂半导体材料制成。
10.按权利要求1、2或6所述基于PN结的结型栅增强型GaN器件，其特征在于，N型半导体层采用双层结构，底层与顶层采用不同材料，底部由轻掺杂或未掺杂半导体材料制成，顶部由轻掺杂或重掺杂半导体材料制成。
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|---|---|---|---|
| CN202210698446.0A CN115172452A (zh) | 2022-06-20 | 2022-06-20 | 一种基于PN结的结型栅增强型GaN器件 |
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| CN115172452A true CN115172452A (zh) | 2022-10-11 |
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| CN (1) | CN115172452A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118156132A (zh) * | 2024-05-10 | 2024-06-07 | 西交利物浦大学 | 一种具有pn结栅极的HEMT器件及其制备方法 |
-
2022
- 2022-06-20 CN CN202210698446.0A patent/CN115172452A/zh active Pending
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