CN115148603A - 半导体结构及其制备方法 - Google Patents

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CN115148603A CN202110343343.8A CN202110343343A CN115148603A CN 115148603 A CN115148603 A CN 115148603A CN 202110343343 A CN202110343343 A CN 202110343343A CN 115148603 A CN115148603 A CN 115148603A
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Abstract

本公开提供一种半导体结构及其制备方法。该半导体结构的制备方法包括：提供具有第一导电类型的半导体基片；向所述半导体基片掺杂具有第一导电类型的杂质，得到半导体衬底，所述半导体衬底包括相反的第一表面和第二表面，从所述第一表面到所述第二表面，所述杂质的浓度渐变增大；采用所述半导体衬底形成VDMOS。本公开能够降低制造成本、提升产品性能。

Description

半导体结构及其制备方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
随着科技的飞速发展，垂直双扩散金属氧化物半导体场效应管(VDMOS)在社会生产和生活中获得了越来越广泛的应用。目前，人们在制备VDMOS的过程中，所用的半导体衬底是通过在N+衬底上外延生长N-漂移区形成的。然而，该外延生长的制造成本高。
发明内容
本公开的目的在于提供一种半导体结构及其制备方法，能够降低制造成本、提升产品性能。
根据本公开的一个方面，提供一种半导体结构的制备方法，包括：
提供具有第一导电类型的半导体基片；
向所述半导体基片掺杂具有第一导电类型的杂质，得到半导体衬底，所述半导体衬底包括相反的第一表面和第二表面，从所述第一表面到所述第二表面，所述杂质的浓度渐变增大；
采用所述半导体衬底形成VDMOS。
进一步地，所述向所述半导体基片掺杂具有第一导电类型的杂质，得到半导体衬底，所述半导体衬底包括相反的第一表面和第二表面，从所述第一表面到所述第二表面，所述杂质的浓度渐变增大，还包括：
向所述半导体基片相反的两个表面均掺杂具有第一导电类型的杂质；
减薄所述半导体基片的其中一个表面或两个表面，得到所述半导体衬底。
进一步地，所述向所述半导体基片掺杂具有第一导电类型的杂质，得到半导体衬底，所述半导体衬底包括相反的第一表面和第二表面，从所述第一表面到所述第二表面，所述杂质的浓度渐变增大，还包括：
向所述半导体基片的一个表面掺杂具有第一导电类型的杂质，得到所述半导体衬底。
进一步地，所述采用所述半导体衬底形成VDMOS，还包括：
在所述半导体衬底的第一表面上形成源极和栅极，在所述半导体衬底的第二表面上形成漏极，以形成VDMOS。
进一步地，所述向所述半导体基片掺杂具有第一导电类型的杂质，还包括：
通过预设温度下的扩散工艺向所述半导体基片掺杂具有第一导电类型的杂质。
进一步地，所述扩散工艺的扩散时间为288h-432h，和/或，所述预设温度为1200℃-1300℃。
根据本公开的一个方面，提供一种半导体结构，所述半导体结构为VDMOS，所述半导体结构包括：
半导体衬底，包括相反的第一表面和第二表面，从所述第一表面到所述第二表面，所述半导体衬底中杂质的浓度渐变增大。
进一步地，所述半导体衬底为单晶材料。
进一步地，所述半导体结构包括：
源极，设于所述半导体衬底的所述第一表面；
栅极，设于所述半导体衬底的所述第一表面；
漏极，设于所述半导体衬底的所述第二表面。
进一步地，所述半导体衬底的厚度范围为290μm-400μm，和/或，所述半导体衬底中杂质的浓度范围为1×1014原子数/cm3至7×1019原子数/cm3。
本公开的半导体结构及其制备方法，半导体衬底从第一表面到第二表面，杂质的浓度渐变增大，解决了相关技术中由于外延生长导致的低效率和高成本的问题；同时，本公开制备的VDMOS，与采用相关技术中的半导体衬底制备的VDMOS相比，本公开可以降低单位面积导通电阻，且VDMOS中的寄生二极管具有较软的反向恢复特性。
附图说明
图1是相关技术中半导体衬底的示意图。
图2是图1所示结构的杂质浓度图。
图3是图1所示结构的电场强度图。
图4是本公开实施方式的半导体结构的制备方法的流程图。
图5是本公开实施方式的半导体结构的制备方法中半导体基片的示意图。
图6是本公开实施方式的半导体结构的制备方法中掺杂后的半导体基片的杂质浓度图。
图7是本公开实施方式的半导体结构的制备方法中半导体衬底的示意图。
图8是图7所示结构的杂质浓度图。
图9是图7所示结构的电场强度图。
图10是本公开实施方式的半导体结构的制备方法中半导体基片的另一示意图。
图11是寄生二极管的反向恢复的电流图。
附图标记说明：1、半导体基片；2、半导体衬底；201、第一表面；202、第二表面；3、N+衬底；4、N-漂移区。
具体实施方式
这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。
在本公开使用的术语是仅仅出于描述特定实施方式的目的，而非旨在限制本公开。除非另作定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“前部”、“后部”、“下部”和/或“上部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本公开说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
相关技术中，如图1所示，在制备VDMOS的过程中，所用的半导体衬底是通过在N+衬底3上外延生长N-漂移区4形成的。该N-漂移区4构成VDMOS的高阻层，以提高VDMOS的击穿电压。该外延生长的效率低，制造成本高；同时，如图2所示，厚度等于0时的杂质浓度为N-漂移区4背向N+衬底3的表面处的杂质浓度，厚度等于a时的杂质浓度为N+衬底3/N-漂移区4交界面处的杂质浓度，厚度等于b时的杂质浓度为N+衬底3背向N-漂移区4的表面处的杂质浓度，可知，N+衬底3/N-漂移区4交界面的杂质浓度是突变的，一方面需要较厚的N-漂移区4保证耐压，导致单位面积导通电阻(Rsp)较大，另一方面寄生二极管在反向恢复时，少数载流子很快会被扫出高阻层，导致反向恢复特性较硬。此外，由N+衬底3上外延生长N-漂移区4形成的半导体衬底的电场强度图如图3所示，可知，N+衬底3/N-漂移区4交界面处的电场强度不等于0，因此，其电场为穿通型的。
本公开实施方式提供了一种半导体结构的制备方法。如图4所示，该半导体结构的制备方法可以包括步骤S100-步骤S130，其中：
步骤S100、提供具有第一导电类型的半导体基片。
步骤S110、向半导体基片掺杂具有第一导电类型的杂质，得到半导体衬底，半导体衬底包括相反的第一表面和第二表面，从第一表面到第二表面，杂质的浓度渐变增大。
步骤S120、采用半导体衬底形成VDMOS。
本公开实施方式的半导体结构的制备方法，半导体衬底从第一表面到第二表面，杂质的浓度渐变增大，解决了相关技术中由于外延生长导致的低效率和高成本的问题；同时，本公开制备的VDMOS(垂直双扩散金属氧化物半导体场效应管)，与采用相关技术中的半导体衬底制备的VDMOS相比，本公开可以降低单位面积导通电阻，且VDMOS中的寄生二极管具有较软的反向恢复特性。
下面对本公开实施方式的半导体结构的制备方法的各步骤进行详细说明：
在步骤S100中，提供具有第一导电类型的半导体基片。
如图5所示，该半导体基片1为单晶材料，例如单晶硅，其具有第一导电类型，在本实施例中，该半导体基片1的导电类型为N型。该半导体基片1可以包括相反的两个表面。
在步骤S110中，向半导体基片掺杂具有第一导电类型的杂质，得到半导体衬底，半导体衬底包括相反的第一表面和第二表面，从第一表面到第二表面，杂质的浓度渐变增大。
在本公开一实施方式中，如图5所示，步骤S110可以包括：向半导体基片1相反的两个表面均掺杂具有第一导电类型的杂质。在图6中，厚度等于0时的杂质浓度为半导体基片1的一个表面处的杂质浓度；厚度等于c时的杂质浓度为半导体基片1内部的杂质浓度；厚度等于d时的杂质浓度为半导体基片1的另一个表面处的杂质浓度。由图6可知，该杂质的浓度从半导体基片1表面到半导体基片1内部渐变减小，也就是说，杂质的浓度从半导体基片1内部到半导体基片1的一个表面渐变增大，杂质的浓度从半导体基片1内部到半导体基片1的另一个表面也渐变增大。该半导体基片1相反的两个表面处的杂质的浓度可以相同，当然，也可以不同。
如图7所示，在半导体基片1相反的两个表面均掺杂具有第一导电类型的杂质后，步骤S110还可以包括：减薄半导体基片1的其中一个表面或两个表面，得到半导体衬底2。可知，本公开可以仅减薄半导体基片1的一个表面以得到半导体衬底2，本公开也可以减薄半导体基片1的两个表面以得到半导体衬底2。具体地，本公开可以对半导体基片1的表面进行研磨，以减薄半导体基片1，从而形成半导体衬底2。该半导体衬底2包括相反的第一表面201和第二表面202。该半导体基片1相反的两个表面中被研磨的表面形成了半导体衬底2的第一表面201，该半导体基片1相反的两个表面中未被研磨的表面形成了半导体衬底2的第二表面202。在图8中，厚度等于0时的杂质浓度为半导体衬底2的第一表面201处的杂质浓度；厚度等于e时的杂质浓度为半导体衬底2的第二表面202处的杂质浓度。由图8可知，第一表面201处的杂质浓度小于第二表面202处的杂质浓度，从第一表面201到第二表面202，杂质的浓度渐变增大，也就是说，该半导体衬底2中杂质的浓度沿着半导体衬底2的厚度方向渐变增大。图9示出了本公开所制备的半导体衬底2的电场强度图，在图9中，厚度等于0时的电场强度为半导体衬底2的第一表面201处的电场强度；厚度等于e时的电场强度为半导体衬底2的第二表面202处的电场强度。由图9可知，半导体衬底2的电场为非穿通型，与相关技术中电场为穿通型的半导体衬底2相比，在达到相同的击穿电压时，本公开可以降低高阻漂移区的厚度，进而可以降低单位面积导通电阻(Rsp)。
在本公开另一实施方式中，如图7和图10所示，步骤S110可以包括：向半导体基片1的一个表面掺杂具有第一导电类型的杂质，得到半导体衬底2。该半导体基片1未被掺杂的表面形成了半导体衬底2的第一表面201，被掺杂的表面形成了半导体衬底2的第二表面202。
如图5和图10所示，本公开可以通过离子注入或扩散工艺向半导体基片1掺杂具有第一导电类型的杂质。该杂质可以为磷，但本公开实施方式对此不做特殊限定。举例而言，向半导体基片1掺杂具有第一导电类型的杂质可以包括：通过预设温度下的扩散工艺向半导体基片1掺杂具有第一导电类型的杂质。上述的预设温度可以为1200℃-1300℃，例如1200℃、1250℃、1260℃、1280℃、1300℃等。上述预设温度下的扩散工艺的扩散时间可以为288h-432h，即12天-18天，例如12天、14天、17天、18天等。上述预设温度下的扩散工艺可以采用液态源扩散。以杂质为磷为例，所采用的液态源可以为三氯氧磷等。在本公开其它实施方式中，该扩散工艺还可以采用固态源扩散或气态源扩散。
此外，如图7所示，上述半导体衬底2的厚度范围可以为290μm-400μm，厚度的具体值可以为290μm、300μm、360μm、400μm等。半导体衬底2中杂质的浓度范围可以为1×1014原子数/cm3至7×1019原子数/cm3，即每立方厘米的半导体衬底2中杂质原子的数量的范围可以为1×1014至7×1019。
在步骤S120中，采用半导体衬底形成VDMOS。
举例而言，步骤120可以包括：在半导体衬底的第一表面上形成源极和栅极，在半导体衬底的第二表面上形成漏极，以形成VDMOS。该VDMOS还可以包括终端结构，以提高半导体结构的横向耐压能力。具体而言，以半导体衬底为N型衬底为例，步骤120可以包括：在半导体衬底的第一表面进行环光刻；通过环注入P型离子，并经过推结后形成P型耐压区域，以形成终端结构；在半导体衬底的第一表面上形成栅氧化层以及栅极；在栅极两侧的半导体衬底中形成具有第二导电类型的阱区，该第二导电类型与第一导电类型相反；在阱区中形成具有第一导电类型的源区，并在源区上形成源极；在半导体衬底的第二表面形成漏极。
图11示出了采用本公开制备的半导体结构中的寄生二极管以及采用相关技术中的半导体衬底2形成的半导体结构中的寄生二极管的反向恢复的电流图。在图11中，Id表示正向电流，IRRM表示最大反向恢复电流。(t1-t0)阶段和(t4-t3)阶段主要是正向时注入的少子被抽取的过程，(t2-t1)阶段和(t5-t4)阶段是空间电荷区快速拓展至击穿电压最大的过程。正向时注入少子与正向电流有关，因此，在相同的正向电流下，(t1-t0)和(t4-t3)大致相同；然而，由于相关技术中寄生二极管的空间电荷区长度短，而本公开的寄生二极管的空间电荷区长度长，因此，在达到相同的耐压时，本公开需要更长的时间建立空间电荷区，导致(t5-t4)大于(t2-t1)，进而导致相关技术中寄生二极管的软度因子(t2-t1)/(t1-t0)小于本公开的寄生二极管的软度因子(t5-t4)/(t4-t3)，因此，本公开的寄生二极管的反向恢复特性较软，避免器件的开关过程会引起较大的电压、电流尖峰，解决了EMI问题。
本公开实施方式还提供一种半导体衬底的制备方法。该半导体衬底的制备方法同上述半导体结构的制备方法中半导体衬底的制备方法相同。
如图7所示，本公开实施方式还提供一种半导体衬底2。该半导体衬底2可以包括相反的第一表面201和第二表面202，从半导体衬底2的第一表面201到第二表面202，半导体衬底2中杂质浓度渐变增大。
本公开实施方式还提供一种半导体结构。该半导体结构可以包括上述实施方式中的半导体衬底。该半导体结构可以为VDMOS(垂直双扩散金属氧化物半导体场效应管)。
如图7所示，上述半导体衬底2的厚度范围可以为290μm-400μm，厚度的具体值可以为290μm、300μm、360μm、400μm等。半导体衬底2中杂质的浓度范围可以为1×1014原子数/cm3至7×1019原子数/cm3，即每立方厘米的半导体衬底2中杂质原子的数量的范围可以为1×1014至7×1019。该半导体结构可以包括源极、栅极以及漏极。该源极设于半导体衬底2的第一表面201。该栅极设于半导体衬底2的第一表面201。该漏极设于半导体衬底2的第二表面202。
本公开实施方式提供的半导体衬底的制备方法、半导体衬底、半导体结构的制备方法以及半导体结构属于同一发明构思，相关细节及有益效果的描述可互相参见，不再进行赘述。
以上所述仅是本公开的较佳实施方式而已，并非对本公开做任何形式上的限制，虽然本公开已以较佳实施方式揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
提供具有第一导电类型的半导体基片；
向所述半导体基片掺杂具有第一导电类型的杂质，得到半导体衬底，所述半导体衬底包括相反的第一表面和第二表面，从所述第一表面到所述第二表面，所述杂质的浓度渐变增大；
采用所述半导体衬底形成VDMOS。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述向所述半导体基片掺杂具有第一导电类型的杂质，得到半导体衬底，所述半导体衬底包括相反的第一表面和第二表面，从所述第一表面到所述第二表面，所述杂质的浓度渐变增大，还包括：
向所述半导体基片相反的两个表面均掺杂具有第一导电类型的杂质；
减薄所述半导体基片的其中一个表面或两个表面，得到所述半导体衬底。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述向所述半导体基片掺杂具有第一导电类型的杂质，得到半导体衬底，所述半导体衬底包括相反的第一表面和第二表面，从所述第一表面到所述第二表面，所述杂质的浓度渐变增大，还包括：
向所述半导体基片的一个表面掺杂具有第一导电类型的杂质，得到所述半导体衬底。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述采用所述半导体衬底形成VDMOS，还包括：
在所述半导体衬底的第一表面上形成源极和栅极，在所述半导体衬底的第二表面上形成漏极，以形成VDMOS。
5.根据权利要求1至4中任一项权利要求所述的半导体结构的制备方法，其特征在于，所述向所述半导体基片掺杂具有第一导电类型的杂质，还包括：
通过预设温度下的扩散工艺向所述半导体基片掺杂具有第一导电类型的杂质。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述扩散工艺的扩散时间为288h-432h，和/或，所述预设温度为1200℃-1300℃。
7.一种半导体结构，其特征在于，所述半导体结构为VDMOS，所述半导体结构包括：
半导体衬底，包括相反的第一表面和第二表面，从所述第一表面到所述第二表面，所述半导体衬底中杂质的浓度渐变增大。
8.根据权利要求7所述的半导体结构，其特征在于，所述半导体衬底为单晶材料。
9.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构包括：
源极，设于所述半导体衬底的所述第一表面；
栅极，设于所述半导体衬底的所述第一表面；
漏极，设于所述半导体衬底的所述第二表面。
10.根据权利要求7所述的半导体结构，其特征在于，所述半导体衬底的厚度范围为290μm至400μm，和/或，所述半导体衬底中杂质的浓度范围为1×1014原子数/cm3至7×1019原子数/cm3。
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