CN115115054A - 一种电路结构、量子芯片以及量子计算机 - Google Patents

Abstract

本申请公开了一种电路结构、量子芯片以及量子计算机，属于量子芯片制造领域。该电路结构中具有至少两个结单元，且每个结单元包括第一电极以及与第一电极纵横交叠的多个第二电极，且在纵横交叠位置处具有势垒层，从而在该交错位置处形成约瑟夫森结。由此在电路结构中的结单元以镜像对称的方式排布。以上述形式排布的结单元有助于在量子芯片中布局线路，降低布线难度。

Description

一种电路结构、量子芯片以及量子计算机

技术领域

本申请属于量子芯片制备领域，具体涉及一种电路结构、量子芯片以及量子计算机。

背景技术

量子计算是一种遵循量子力学规律调控量子信息单元进行计算的新型计算模式。传统的通用计算机的理论模型是通用图灵机；对应于此，通用量子计算机的理论模型是用量子力学规律重新诠释的通用图灵机。

就可计算的问题而言，量子计算机能解决传统计算机所能解决的问题。但是，从计算效率而言，由于量子力学叠加性的存在，目前某些已知的量子算法在处理特定问题时的速度要快于传统的通用计算机。

量子计算机里的关键部件之一是量子芯片。作为量子计算机的核心部分，量子芯片是执行量子计算和量子信息处理的硬件装置。

量子芯片中的一种重要类型—超导量子芯片利用约瑟夫森结构成的超导电路来实现二能级系统。其目前主流采用铝材料，通过在铝膜上刻蚀电路形状，用微波信号实现控制。

超导量子芯片具有如下优势：

一、操作数大。超导量子比特的相干时间长，操作速度快，保真度高，总体能够实现上千次操作。

二、工艺成熟。相对于其他的固态量子芯片体系，超导量子比特受到材料的缺陷的影响更小，能够利用成熟的纳米加工技术，可以实现大批量生产。

三、可扩展性好。超导量子比特结构简单，调控方便，极易扩展。

虽然具有上述一些优势，但是随着芯片集成的比特数量的不断提高，在有限的芯片体积的应用要求下，量子芯片中的布线难度也越来越大。

发明内容

有鉴于此，本申请公开了一种电路结构、量子芯片以及量子计算机。其中的电路结构提供了一种优化的约瑟夫森结的排布方式，从而有潜力被应用于在相同的芯片尺寸下排列更多的约瑟夫森结。因此，采用上述电路结构的方案，量子芯片中可以布局更多的量子比特，并且不会明显地增加量子比特的周围电路的布线难度。

本申请示例的方案，通过如下内容实施。

在第一方面，本申请的示例提出了一种应用于多量子比特的量子计算体系的电路结构，其包括至少两个结单元，并且至少两个结单元中的任意两个结单元以镜像对称的方式分布。其中的每个结单元包括第一电极和至少一个第二电极，至少一个第二电极的数量为两个以上时各第二电极并行且彼此间隔排布，第二电极具有彼此远离的第一端部和第二端部，每个第二电极的第一端部分别与第一电极纵横交叠；电路结构还包括在纵横交叠处的第一电极和第二电极之间的势垒层，从而在每个交叠位置由第一电极、势垒层和第二电极共同构成约瑟夫森结。

量子芯片中的各种线路(如读取线路、控制线路以及传输线路等)主要“围绕”量子比特进行布局。因此，量子比特的分布方式在相当程度上对量子芯片中的各种线路布局起到了限制或约束，或彼此影响。换言之，量子比特的分布方式是量子芯片中的其他线路或者元器件的排列的重要依据和参考。并且，随着量子芯片中量子比特数量的不断增加，相应的线路也会越来越多。由此，在制作量子芯片时，就会面临布线难度急剧增加的问题。

上述的电路结构中，每个结单元可以藉由第一电极、势垒层以及第二电极构成约瑟夫森结，从而可以作为用以构建超导量子比特的核心部件。对于量子比特，尤其是超导量子比特，约瑟夫森结是一个重要的组成部分对于其布局方式也需要慎而重之地。因此，在多量子比特集成的追求目标情况下，于本申请中，发明人选择采用上述优化的结单元的布局结构，从而可以据此降低布线难度，并且还同时在量子芯片中引入了更多的量子比特，因此也提高了量子芯片中的量子比特的集成度。

在本申请的示例中，发明人将结单元按照镜像分布的方式进行排布，因此使得量子芯片中的与量子比特进行匹配连接的各种周边线路以及各种器件可以配置更多。并且也因此，这些周边线路不需要考虑为了避免交叉等因素而进行特别的走线布局，使得线路的布局更加灵活性。

根据本申请的一些示例，每个结单元中的第一电极的数量为一个，且第二电极的数量为两个，从而在每个结单元中存在两个约瑟夫森结。

根据本申请的一些示例，第一电极的数量为一个，且第二电极的数量为两个，从而在每个结单元中存在两个约瑟夫森结，且在每个结单元中第一电极具有依次连接的第一段、第二段以及第三段，第一段和第三段的长度相等，第二段位于每个结单元中的两个第二电极之间，其中两个第二电极中的一个位于第一段和第二段之间，两个第二电极中的另一个位于第二段和第三段之间。

根据本申请的一些示例，至少两个结单元是三个结单元，且三个结单元排布为品字型。

根据本申请的一些示例，至少两个结单元是四个结单元；电路结构定义有平面直角坐标系，且四个结单元分别位于正交坐标系的第一象限、第二象限、第三象限以及第四象限。

根据本申请的一些示例，电路结构定义有作为至少两个结单元的分布依据的分布基准点，以及以分布基准点为圆心的内层区域或在内层区域之外的外层区域；

至少两个结单元围绕分布基准点分布，并且各个结单元分别以相应的第一电极和第一端部位于内层区域且相应的第二电极的第二端部位于外层区域的方式排布。

根据本申请的一些示例，电路结构还包括第一电性元件和多个第二电性元件；

其中，第一电性元件与第一电极连接；

其中，多个第二电性元件分别一一对应与至少一个第二电极连接，且连接位置位于第二电极的第二端部。

根据本申请的一些示例，第一电性元件的材质为铝、铌或氮化钛；

或者，第二电性元件的材质为铝、铌或氮化钛。

根据本申请的一些示例，第一电性元件和第二电性元件共面配置。

在第二方面，本申请的示例提出了一种量子芯片，包括衬底以及配置于衬底的读取总线、读取谐振腔、微波控制线和磁通偏置线。该量子芯片还包括多个比特电容以及前述之电路结构。电路结构中的至少两个结单元与多个比特电容一一对应。电路结构的第一电极与量子比特的比特电容匹配连接，电路结构的第二电极与磁通偏置线匹配连接，微波控制线与比特电容匹配连接。

在第三方面，本申请的示例提出了一种量子计算机，包括前述的电路结构或上述之量子芯片。

有益效果：

与现有技术相比，本申请的示例中的电路结构，将形成有约瑟夫森结的结单元按照镜像对称的方式进行排布，从而为量子芯片的制造提供更多的可选版图设计方案，并且基于上述排布方式的电路结构可以在量子芯片中集成更多的量子比特，同时还不会导致量子芯片中的各种线路的布局的难度显著地提升。也即，本申请示例的电路结构在量子芯片制造中的应用能够实现以更低的成本(例如布线难度降低)实现多量子比特(如至少两个)的集成。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，以下将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1为本申请实施例提供的一种结单元的结构示意图；

图2为图1的结单元中于A部的约瑟夫森结的构造方式的结构示意图；

图3为本申请实施例提供的具有两个图1所示的结单元的第一种电路结构的结构示意图；

图4为本申请实施例提供的具有三个图1所示的结单元的第一种电路结构的结构示意图；

图5为本申请实施例提供的具有四个图1所示的结单元的第一种电路结构的结构示意图；

图6公开了四个图1所示的结单元构成的电路结构的两种排布方式的结构示意图；

图7为本申请实施例提供的一种同时配置第一电性元件和第二电性元件的结单元的结构示意图；

图8为本申请实施例提供的具有两个图7所示的结单元的一种电路结构的结构示意图；

图9为本申请实施例中的基于图8所示的电路结构配置的量子芯片的结构示意图；

图10公开了图9所示的量子芯片中的图7所示结单元与量子芯片中的各种线路相互配合的结构示意图。

图标：20-结单元；10-结单元；11-第一电极；12-第二电极； 121-第一端部；122-第二端部；13-势垒层；201-第一电性元件； 202-第二电性元件；500-量子芯片；501-比特电容；502-微波控制线；503-磁通偏置线；504-读取谐振腔。

具体实施方式

在如何提高量子芯片的集成度的问题上，从业者开展了众多有意义的尝试，从而不断推高了单个量子芯片中的量子比特的数量。由于量子比特的特殊性，在量子芯片中通常需要针对各个量子比特对应地配置各种线路和器件以便对量子比特进行控制和读取其状态信息。并且，进一步地各个量子比特之间的配合如耦合也要求设置相应的线路。但是量子芯片的设计和制作都面临一些亟待解决的问题。随着量子比特数量的进一步的增加，各种线路和器件配置已经很难轻易实现或者可接收的成本下实现。因此基于布线等需要，当量子芯片中的量子比特的数量不断增加时，相应地会使量子芯片的体积也不断增加。

基于上述的现实情况就产生了这样的矛盾：

要求量子芯片中在足够小的体积尺寸下集成更多的量子比特。但是多量子比特的集成会增加布线难度，为了缓解这样的困境需要增大量子芯片的体积。然而，业内的普遍追求是量子芯片的体积在可接受范围内更小。

因此，人们尝试通过诸如改变量子芯片的设计架构，优化其中线路的布线方式等等。虽然这些尝试在一些情况下取得了进展，但是仍然有必要开发其他的备选方案。

有鉴于此，区别于目前的一些方案，在本申请示例中，发明人提出了一种可以用于在不改变量子芯片中的主要线路结构布局的情况下用于提高量子比特的集成度的方案。

在实践中，本申请发明人所采用的量子芯片制造流程大致如下：

先将谐振腔和传输线等量子比特的控制线路制备出来后，然后采用诸如电子束曝光方案制备约瑟夫森结，然后再通过诸如电子束曝光等一系列工艺，将约瑟夫森结和量子比特中的其他结构形成电学连接。

因此，如果要在不改变或明显增加量子芯片的体积的前提下，集成更多的量子比特往往意味着对前述的谐振腔、传输线等控制线路以及其他一些部件进行较大程度的重新设计和改造。这些重新设计和改造可能需要较大的工作量，甚至难以实现的，例如工程上的成本太高或者良率太低等等。针对于此，如果能够以更小代价实现于既有的量子芯片体积下继承更多的量子比特将会有很明显的技术优势和成本优势。

在这样的现实需求下，通过调研、分析，发明人提出了一种电路结构，其可以被用于制作具有多个量子比特的量子计算体系，并且还因此可以降低该具有多个量子比特的量子计算体系在制作过程中的布线难度。

后文将结合附图进行说明，请一并参阅图1至10。

总体上而言，本申请示例的电路结构是有关一种多结(约瑟夫森结)的排布形式的方案，即电路结构包括有多个结单元 10，并且结单元10的数量为至少两个。其中的结单元10按照镜像分布的方式进行布局构建；示例中电路结构中任意两个相邻的结单元10是呈镜像对称的方式分布的。

为了便于理解和阐述，先就示例中的结单元10进行说明。

结单元10包括第一电极11以及第二电极12，二者相互配合。在每个结单元10中按照一个第一电极11和至少一个第二电极12的方式进行数量搭配。其中的至少一个第二电极12例如可以是一个、两个、三个、四个或者更多；示例中主要以两个第二电极12的方式和一个第一电极11搭配的方式进行示例说明。另外，当一个结单元10中具有多个第二电极12时，各个第二电极12采取并行排列的形式布置，并且各个第二电极 12彼此间隔，即第二电极12之间不接触。在本申请的一些图示结构中，结单元10具有两个第二电极12，并且这些第二电极12平行地间隔排列。

进一步地，在结单元10中，第一电极11和第二电极12纵横交叉形成诸如“十”字型的结构区域(或称纵横交叠区，图未标示)。本申请的图示结构中第一电极11和第二电极12相互垂直。并且示例中的第一电极11和第二电极12分别构造为条状结构或细长的带状结构。基于此，描述第二电极12具有在其延伸方向/长度方向的第一端部121和第二端部122，对应于此，各个第二电极12以第一端部121与第一电极11纵横交错排布。

除此之外，电路结构还包括势垒层13。该势垒层13被设置在纵横交叠处，并且位于第一电极11和第二电极12之间。由此，在每个交叠位置由第一电极11、势垒层13和第二电极12共同构成约瑟夫森结(Josephson Junction)。

根据电路结构的应用场合的不同，可以选择由各种适当材料制作其中的电极和势垒层。例如一般地，约瑟夫森结可以由二个彼此弱连接的超导体组成。其中的弱连接例如可以是一个薄的绝缘层。此时所构成的约瑟夫森结通过可以被称为超导体–绝缘体–超导体结。因此，第一电极11和第二电极12可以为超导体，而势垒层13被选择为绝缘体。作为一种具体且可选的示例，第一电极11和第二电极12可以分别选择为铝，而势垒层13则可以选择为氧化铝。第一电极11和第二电极12还可以分别独立地配置为铌或氮化钛等其他材料。约瑟夫森结还可以为铌/铝-氧化铝/铌的结构。另外，约瑟夫森结可以为 NbN/AlN/NbN的结构。应当知晓，第一电极11、第二电极12 以及势垒层13的材料可以根据量子芯片500的类型在不同的情况下被适当地选择，本申请对此不作具体限定。

图1中公开了一个结单元10具有第一电极11的数量为一个，并且第二电极12的数量为两个的示例方案。同时，结合在每个第一电极11和第二电极12的纵横交错位置配置的如图2 所示的势垒层13，图1所示的一个结单元10中存在两个约瑟夫森结。

在图1中，第一电极11和第二电极12大致为直线的条状结构，并且二者垂直相交。另外，其中的两个第二电极12还将第一电极11分割为三部分，通过以下描述被阐明。定义第一电极11具有依次连接的第一段、第二段以及第三段，且三者可以选择为一体结构。特别地，部分示例中，第一段和第二段的长度是相等的。基于此，第一电极11的第二段设置在结单元10 的两个第二电极12之间。相应地，其中结单元10中的一个第二电极12位于第一段和第二段之间，同时结单元10中的另一个第二电极12位于第二段和第三段之间。换言之，一些实例中，前述结构的结单元10是关于第一电极11的中线的轴对称图形。

在其他示例中，为了便于将电路结构应用到量子芯片500 中，在电路结构中还可以选择对应配置电性部件(导电的材料，可以用于传输信号)，以便将电路结构中的约瑟夫森结配置到量子芯片500中。因此，电路结构还可以包括第一电性元件201 和多个第二电性元件202。根据第一电性元件201和第二电性元件202的分布方式，二者可以是共面配置，或者也可以是异面配置。

其中，第一电性元件201与第一电极11连接。第二电性元件202与第二电极12连接。并且，第二电性元件202还分别与结单元20中的每个第二电极12连接。由于第二电极12通过第一端部121与第一电极11连接，因此，考虑到线路的配置可以选择将第二电性元件202与第二电极12的第二端部122连接，请参阅图7。

图7中，一个结单元20中的两个第二电极12分别独立地连接一个第二电性元件202。但是在其他实例中，也可以选择将两个第二电性元件202合并为一体，从而使得第二电性元件 202为一体结构。可以知晓，对一个结单元20中配置多个第二电极12，且每个第二电极12都连接第二电性元件202时，则对应于一个结单元20中的全部的第二电性元件202可以是结合为一体，并且在此基础上再与各第二电极12连接。

基于图7所示的具有第一电性元件201和第二电性元件 202的结单元20，当由两个如此结构的结单元20配合构成电路结构时，其可以按照如图8所示的结构被展示。

除此之外，对一些示例中的未配置第一电性元件201和第二电性元件202的结单元10(如图1所示)，其构成的各种形式的电路结构请参阅如下。

基于图1和图2所示的结单元10，一种示例性的电路结构例如是由两个结单元10构成，其结构请参阅图3。

基于图1和图2所示的结单元10，一种示例性的电路结构例如是由三个结单元10构成，其整体结构排布为品字型，且请参阅图4。

基于图1和图2所示的结单元10，一种示例性的电路结构例如是由四个结单元10构成，其整体结构排布为

字型，且请参阅图5。或者说，电路结构定义出了平面直角坐标系，因此在这样的情况下，前述的四个结单元10分别位于平面直角坐标系的第一象限、第二象限、第三象限以及第四象限。

另外，值得指出的是，在电路结构中，各个结单元10可以采取第一电极11位于共同的区域内的构造方式。例如第一电极 11位于内圈层；或者说第二电极12的第一端部121位于内圈层。即各个结单元10大致围绕一个中心分散地排列，并且各个结单元10中的第一电极11更接近前述的中心，同时，各个结单元10中的第二电极12的第二端更远离前述的中心。

例如，在上述图3至图5所示的电路结构的实例中，设定电路结构定义有作为至少两个结单元10的分布依据的分布基准点。那么在电路结构中(例如在其被绘制为电路版图时)，在其所在的区域就可以被界定出以分布基准点为圆心的内层区域或在内层区域之外的外层区域。

进一步地，基于此定义，电路结构中的各个结单元10围绕该分布基准点分布。并且各个结单元10分别以相应的第一电极 11和第二电极12的第一端部121位于内层区域且相应的第二电极12的第二端部122位于外层区域的方式排布。

具体且可选的示例中，以具有四个结单元10的电路结构为例，图6展示了两种排布方式。其中，D图表示了第一电极11 和第二电极12的第一端部121位于内层区域且相应的第二电极 12的第二端部122位于外层区域的方式排布方式；E图表示了第一电极11和第二电极12的第一端部121位于外层区域且相应的第二电极12的第二端部122位于内层区域的方式排布方式。

在本申请示例的电路结构的基础上，作为应用实例，发明人还提出了一种量子芯片500，且其结构如图9和图10所示。该量子芯片500包括衬底、读取总线(图未绘示)、读取谐振腔 504、微波控制线502以及磁通偏置线503。并且，其中的读取总线、读取谐振腔504、微波控制线502和磁通偏置线503分别配置到衬底上的适当位置。读取总线、读取谐振腔504、微波控制线502以及磁通偏置线503分别可以由本领域中公开的各种方案实施，在本申请中不作具体赘述。例如，读取总线和读取谐振腔504可以分别由共面波导传输线或其结构修饰和改进的产品所实现。

进一步地，量子芯片500还包括电路结构以及多个比特电容501。同时，该电路结构中结单元20(或结单元10)与比特电容501一一对应，因此，电路结构中的至少两个结单元20(或结单元10)与多个比特电容501在数量上相等。另外，作为配合的实现方式，电路结构中的第一电极11与比特电容501匹配连接，且电路结构的第二电极12与磁通偏置线503匹配连接，而微波控制线502与比特电容501匹配连接。

作为一种制作上述量子芯片500的方法，其可以被简要地记载如下：

首先，绘制量子芯片500的电子版图，并将该电子版图投版制造，从而制作出量子芯片500中的除前述结单元10之外的各种结构，例如读取总线、读取谐振腔504、微波控制线502、磁通偏置线503等等。然后在其基础上通过蒸发、光刻等手段的制备出由结单元10按照镜像对称方式构建的电路结构。进一步地，将结单元中的约瑟夫森结与各个相应的结构进行匹配连接—可以导线连接或者非接触的耦合等。

其中蒸发制备结单元10中时可以选择斜蒸发的方式进行。由于本申请示例中的结单元10包括第一电极11和第二电极12，且二者纵横交错配置，因此，可以选择通过三次斜蒸发制备。

以图1所示的结单元10为例，按照图1所示的方位，可以通过一次沿着水平方向的斜蒸发(第一次斜蒸发)将两条第二电极12制成，然后再沿着竖直方向由下至上地斜蒸发(第二次斜蒸发)将第一电极11制成，随后再沿着竖直方向由上至下地斜蒸发(第三次斜蒸发)将补充镀膜。在将约瑟夫森结制作出来之后可以配合光刻和镀膜将各种线路与约瑟夫森结中的电极进行连接，例如可以通过前述的第一电性元件和第二电性元件。

采取三次斜蒸发是考虑到在第二次斜蒸发时，于第一次斜蒸发制作的第二电极12会造成阻挡，使得在第二电极12的边缘邻近区域第一电极11材料无法制作出来，从而会导致第一电极11存在断点。因此，通过第三次斜蒸发补充镀膜，可以将前述的断点补充上电极材料，从而获得连续分布且无断点的第一电极11。

另外，需要指出的是，约瑟夫森结中除了第一电极11和第二电极12之外还存在位于二者之间的势垒层13，因此，为了避免赘述在上述描述的制备约瑟夫森结的过程中省略了势垒层 13的相关形成过程的描述。

由此在获得上述的量子芯片500的基础上结合各种外围控制设备(如制冷剂、微波源等等)、各种电子元器件，可以构建了一种量子计算机。

前文通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。为使本申请实施例的目的、技术方案和优点更加清楚，前述内容结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。其中的各个实例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二等”是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

上依据图式所示的实施例详细说明了本申请的构造、特征及作用效果，以上所述仅为本申请的较佳实施例，但本申请不以图面所示限定实施范围，凡是依照本申请的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本申请的保护范围内。

Claims (10)

1.一种电路结构，应用于具有多个量子比特的量子计算体系，其特征在于，所述电路结构包括至少两个结单元，并且所述至少两个结单元中的任意两个结单元以镜像对称的方式分布；

其中的每个结单元包括第一电极和至少一个第二电极，所述至少一个第二电极的数量为两个以上时各第二电极并行且彼此间隔排布，所述第二电极具有彼此远离的第一端部和第二端部，每个第二电极的第一端部分别与所述第一电极纵横交叠；

所述电路结构还包括在所述纵横交叠处且位于第一电极和第二电极之间的势垒层，从而在每个交叠位置由所述第一电极、所述势垒层和所述第二电极共同构成约瑟夫森结。

2.根据权利要求1所述的电路结构，其特征在于，每个所述结单元中的第一电极的数量为一个，且第二电极的数量为两个，从而在每个结单元中存在两个约瑟夫森结；

和/或，所述第一电极的数量为一个，且第二电极的数量为两个，从而在每个结单元中存在两个约瑟夫森结，且在每个结单元中所述第一电极具有依次连接的第一段、第二段以及第三段，第一段和第三段的长度相等，第二段位于每个结单元中的两个第二电极之间，其中所述两个第二电极中的一个位于所述第一段和第二段之间，所述两个第二电极中的另一个位于所述第二段和第三段之间。

3.根据权利要求1或2所述的电路结构，其特征在于，所述至少两个结单元是三个结单元，且所述三个结单元排布为品字型。

4.根据权利要求1或2所述的电路结构，其特征在于，所述至少两个结单元是四个结单元；

所述电路结构定义有平面直角坐标系，且所述四个结单元分别位于所述平面直角坐标系的第一象限、第二象限、第三象限以及第四象限。

5.根据权利要求1所述的电路结构，其特征在于，所述电路结构定义有作为所述至少两个结单元的分布依据的分布基准点，以及以所述分布基准点为圆心的内层区域或在所述内层区域之外的外层区域；

所述至少两个结单元围绕所述分布基准点分布，并且各个结单元分别以相应的第一电极和所述第二电极的第一端部位于所述内层区域且相应的第二电极的第二端部位于所述外层区域的方式排布。

6.根据权利要求1所述的电路结构，其特征在于，所述电路结构还包括第一电性元件和多个第二电性元件；

其中，所述第一电性元件与所述第一电极连接；

其中，所述多个第二电性元件分别一一对应与所述至少一个第二电极连接，且连接位置位于所述第二电极的第二端部。

7.根据权利要求6所述的电路结构，其特征在于，所述第一电性元件的材质为铝、铌或氮化钛；

或者，所述第二电性元件的材质为铝、铌或氮化钛。

8.根据权利要求6或7所述的电路结构，其特征在于，所述第一电性元件和所述第二电性元件共面配置；

或者，所述多个第二电性元件为一体结构。

9.一种量子芯片，包括衬底以及配置于所述衬底的读取总线、读取谐振腔、微波控制线和磁通偏置线，其特征在于，所述量子芯片还包括多个比特电容以及根据权利要求1至8所述的电路结构，所述电路结构中的所述至少两个结单元与所述多个比特电容一一对应，所述电路结构的第一电极与所述比特电容匹配连接，所述电路结构的第二电极与所述磁通偏置线匹配连接，所述微波控制线与所述比特电容匹配连接。

10.一种量子计算机，其特征在于，包括权利要求1至6中任意一项所述的电路结构或根据权利要求9所述的量子芯片。

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