CN115101538A - 阵列基板、显示面板及显示装置 - Google Patents

阵列基板、显示面板及显示装置 Download PDF

Info

Publication number
CN115101538A
CN115101538A CN202210736928.0A CN202210736928A CN115101538A CN 115101538 A CN115101538 A CN 115101538A CN 202210736928 A CN202210736928 A CN 202210736928A CN 115101538 A CN115101538 A CN 115101538A
Authority
CN
China
Prior art keywords
transistor
signal line
pattern
active layer
active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210736928.0A
Other languages
English (en)
Inventor
刘文渠
孟德天
崔钊
张锋
姚琪
吕志军
董立文
侯东飞
李禹桥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202210736928.0A priority Critical patent/CN115101538A/zh
Publication of CN115101538A publication Critical patent/CN115101538A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本发明提供了一种阵列基板、显示面板及显示装置，涉及显示技术领域，可以减小像素驱动电路的面积。其中阵列基板包括多个像素驱动电路，每个像素驱动电路包括至少一个晶体管组，每个晶体管组包括第一晶体管和第二晶体管，第一晶体管和第二晶体管的栅极接收相同的信号；阵列基板包括：衬底、设置于衬底一侧的第一有源膜层和设置于第一有源膜层远离衬底一侧的第二有源膜层，第一有源膜层包括第一晶体管的有源层图案；第二有源膜层包括第二晶体管的有源层图案；像素驱动电路中，第一晶体管的有源层图案和第二晶体管的有源层图案有交叠或无交叠且间距小于设定距离。上述阵列基板可以应用于显示面板及显示装置中。

Description

阵列基板、显示面板及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板、显示面板及显示装置。
背景技术
目前，随着VR、AR应用领域的多元化拓展，VR、AR产品的需求得到了迅猛发展。VR、AR产品的显示面板作为核心硬件之一，其像素密度需求也越来越高，显示面板像素密度越高，需要单个像素所占面积越小，因此，减小像素电路占用空间尺寸成为了当下研究热点之一。
发明内容
本发明提供一种阵列基板、显示面板及显示装置，以减小像素驱动电路的面积。
为达到上述目的，本发明采用如下技术方案：
本发明的第一方面提供了一种阵列基板，包括多个阵列设置的像素驱动电路，每个像素驱动电路包括至少一个晶体管组，每个晶体管组包括第一晶体管和第二晶体管，第一晶体管和第二晶体管的栅极接收相同的信号。
阵列基板包括：衬底、设置于衬底一侧的第一有源膜层和设置于所述第一有源膜层远离衬底一侧的第二有源膜层；第一有源膜层包括第一晶体管的有源层图案，第二有源膜层包括第二晶体管的有源层图案。其中，第一晶体管的有源层图案的延伸方向和第二晶体管的有源层图案的延伸方向相同。
像素驱动电路中，第一晶体管的有源层图案和第二晶体管的有源层图案有交叠；或者，第一晶体管的有源层图案和第二晶体管的有源层图案无交叠，且第一晶体管的有源层图案在衬底上的正投影与第二晶体管的有源层图案在衬底上的正投影之间的距离小于设定距离。
本发明所提供的阵列基板，通过使得第一晶体管的有源层图案和第二晶体管的有源层图案有交叠，或者第一晶体管的有源层图案和第二晶体管的有源层图案无交叠，且第一晶体管的有源层图案在衬底上的正投影与第二晶体管的有源层图案在衬底上的正投影之间的距离较小，能够减小第一晶体管与第二晶体管在衬底上所占的面积，以此减小像素驱动电路的面积。
在一些实施例中，阵列基板还包括第一有源膜层与第二有源膜层之间的第一栅金属层；第一栅金属层包括第一信号线，所述第一信号线经过第一晶体管的有源层图案和第二晶体管的有源层图案；其中，第一信号线经过第一晶体管的有源层图案的部分作为第一晶体管的栅极图案，第一信号线经过第二晶体管的有源层图案的部分作为第二晶体管的栅极图案。
在一些实施例中，像素驱动电路包括驱动晶体管、第一复位晶体管、第二复位晶体管、补偿晶体管、写入晶体管、第一发光晶体管和第二发光晶体管；第一栅金属层还包括发光控制信号线，栅极信号线和复位信号线。
晶体管组包括第一发光晶体管和第二发光晶体管，第一晶体管为第一发光晶体管和第二发光晶体管中的一者，第二晶体管为第一发光晶体管和第二发光晶体管中的另一者，第一信号线为所述发光控制信号线；和/或，晶体管组包括第二复位晶体管、补偿晶体管、写入晶体管中的两个，所述第一晶体管为所述第二复位晶体管、补偿晶体管、写入晶体管的一者，所述第二晶体管为所述第二复位晶体管、补偿晶体管、写入晶体管中的另一者，第一信号线为所述栅极信号线。
在一些实施例中，第一有源膜层包括驱动晶体管的有源层图案、第一复位晶体管的有源层图案、补偿晶体管的有源层图案、写入晶体管的有源层图案和第一发光晶体管的有源层图案，第二有源膜层包括第二发光晶体管的有源层图案和第二复位晶体管的有源层图案；发光控制信号线经过第一发光晶体管的有源层图案和第二发光晶体管的有源层图案，栅极信号线经过补偿晶体管的有源层图案、写入晶体管的有源层图案以及所述第二复位晶体管的有源层图案；第一栅金属层还包括复位信号线，复位信号线经过第一复位晶体管的有源层图案。
在一些实施例中，像素驱动电路还包括电容器；阵列基板还包括：设置于第二有源膜层远离衬底一侧的第一源漏金属层，第一源漏金属层包括电容器的第一极板图案，第一栅金属层还包括电容器的第二极板图案，第一极板图案在衬底上的正投影和第二极板图案在衬底上的正投影有重叠。
在一些实施例中，第一源漏金属层还包括第一晶体管的源极图案和漏极图案，以及第二晶体管的源极图案和漏极图案。
在一些实施例中，还包括设置于第一源漏金属层远离衬底一侧的第二源漏金属层，第二源漏金属层包括数据信号线和第一电压信号线。
在一些实施例中，阵列基板还包括设置于所述第一有源膜层和第二有源膜层之间的第一栅金属层，第一栅金属层包括第一信号线，第一信号线经过第一晶体管的有源层图案；设置于第二有源膜层远离第一有源膜层一侧的第二栅金属层；第二栅金属层包括第二信号线，第二信号线经过第二晶体管的有源层图案；其中，第一信号线经过第一晶体管的有源层图案的部分作为第一晶体管的栅极图案，第二信号线经过第二晶体管的有源层图案的部分作为第二晶体管的栅极图案。
在一些实施例中，第一信号线与第二信号线的延伸方向相同，且与第一晶体管的有源层图案的延伸方向相交；第一信号线与第二信号线有交叠，且第一信号线还经过第二晶体管的有源层图案，第二信号线还经过第一晶体管的有源层图案。
在一些实施例中，像素驱动电路包括驱动晶体管、第一复位晶体管、第二复位晶体管、补偿晶体管、写入晶体管、第一发光晶体管和第二发光晶体管。
第一栅金属层还包括发光控制信号线第一支线、栅极信号线第一支线和复位信号线；第二栅金属层包括发光控制信号线第二支线、栅极信号线第二支线；发光控制信号线第一支线和发光控制信号线第二支线电连接，栅极信号线第一支线和栅极信号线第二支线电连接。
晶体管组包括第一发光晶体管和第二发光晶体管，第一晶体管为第一发光晶体管和第二发光晶体管中的一者，第二晶体管为所述第二发光晶体管和所述第二发光晶体管中的另一者。
第一信号线为发光控制信号线第一支线，第二信号线为发光控制信号线第二支线；和/或，晶体管组包括第二复位晶体管、补偿晶体管、写入晶体管中的两个，第一晶体管为第二复位晶体管、补偿晶体管和写入晶体管中的一者，第二晶体管为所述第二复位晶体管、补偿晶体管和写入晶体管中的另一者；第一信号线为栅极信号线第一支线，第二信号线为栅极信号线第二支线。
在一些实施例中，第一有源膜层包括驱动晶体管的有源层图案、第一复位晶体管的有源层图案、补偿晶体管的有源层图案、写入晶体管的有源层图案和第一发光晶体管的有源层图案；第二有源膜层包括第二发光晶体管的有源层图案和第二复位晶体管的有源层图案。
发光控制信号线第一支线经过第一发光晶体管的有源层图案，发光控制信号线第二支线经过第二发光晶体管的有源层图案；栅极信号线第一支线经过补偿晶体管的有源层图案、写入晶体管的有源层图案，栅极信号线第二支线经过第二复位晶体管的有源层图案；第一栅金属层还包括复位信号线，复位信号线经过第一复位晶体管的有源层图案。
在一些实施例中，像素驱动电路还包括电容器；阵列基板还包括：设置于第一有源膜层和第二有源膜层之间的第一源漏金属层；第一源漏金属层包括电容器的第一极板图案，第一栅金属层还包括电容器的第二极板图案；第一极板图案在衬底上的正投影和第二极板图案在衬底上的正投影重叠。
在一些实施例中，第一源漏金属层还包括第一晶体管的源极图案和漏极图案。
在一些实施例中，阵列基板还包括设置于第二有源膜层远离第一有源膜层一侧的第二源漏金属层，第二源漏金属层包括第二晶体管的源极图案和漏极图案。
在一些实施例中，阵列基板还包括设置于第二源漏金属层远离第一源漏金属层一侧的第三源漏金属层，第三源漏金属层包括数据信号线、第一电压信号线和初始化信号线。
本发明的第二方面提供了一种显示面板，该显示面板包括：如上述第一方面中任一项实施例的阵列基板。
本发明所提供的显示面板所能实现的有益效果，与第一方面所提供的阵列基板所能达到的有益效果相同，在此不做赘述。
在一些实施例中，显示面板还包括：设置于阵列基板上的阳极层和设置于阳极层远离衬底一侧的像素界定层，以及设置于像素界定层的远离衬底一侧的隔垫物，阳极层包括多个阳极。
其中，阵列基板包括第一源漏金属层和第二源漏金属层，多个阳极通过过孔与所述第二源漏金属层电连接。或者，阵列基板包括第一源漏金属层、第二源漏金属层和第三源漏金属层，所述多个阳极通过过孔与所述第三源漏金属层电连接。
本发明的第三方面提供了一种显示装置，该显示装置包括：以上任一项实施例的显示面板。
本发明所提供的显示装置所能实现的有益效果，与第一方面所提供的阵列基板所能达到的有益效果相同，在此不做赘述。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例所提供的显示装置的结构图；
图2为本发明实施例所提供的显示面板的结构图；
图3为本发明实施例所提供的显示面板的另一结构图；
图4A为本发明实施例中所提供的阵列基板中的像素驱动电路的结构图；
图4B为本发明实施例中所提供的阵列基板中的像素驱动电路的时序图；
图4C～图4E为本发明实施例中所提供的阵列基板中的像素驱动电路的驱动过程图；
图5A为本发明实施例所提供的阵列基板的截面图；
图5B为本发明实施例所提供的另一种阵列基板的截面图；
图6A为本发明实施例中所提供的阵列基板的排布图；
图6B为本发明实施例中所提供的阵列基板的另一排布图；
图6C为本发明实施例中所提供的阵列基板的再一排布图；
图7A为本发明实施例中所提供的阵列基板的又一排布图；
图7B为本发明实施例中所提供的阵列基板的另一排布图；
图7C为本发明实施例中所提供的阵列基板的再一排布图；
图8A为本发明实施例中所提供的阵列基板的又一排布图；
图8B为本发明实施例中所提供的阵列基板的另一排布图；
图8C为本发明实施例中所提供的阵列基板的再一排布图；
图9A为本发明实施例中所提供的阵列基板的又一排布图；
图9B为本发明实施例中所提供的阵列基板的另一排布图；
图9C为本发明实施例中所提供的阵列基板的再一排布图；
图10为本发明实施例中所提供的写入晶体管的单栅特性图；
图11为本发明实施例中所提供的的写入晶体管的双栅特性图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一些实施例(some embodiments)”、“示例(example)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本发明的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。
本文中“被配置为”的使用意味着开放和包容性的语言，其不排除被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
现有常见的显示装置1000包括：手机、平板电脑、个人数字助理(personaldigital assistant，PDA)、电视机、车载电脑、可穿戴显示设备等，本发明的实施例对显示装置的具体形式不做特殊限定。具体地，如图1所示，显示装置1000为手机，且该显示装置1000包括显示面板100。
在一些实施例中，如图2所示，显示面板100包括显示区AA(Active Area，简称AA区；也可称为有效显示区)和位于显示区AA至少一侧的周边区BB。其中，显示区AA内设置有阵列布置的多个像素P和多条信号线，每个像素P包括多个子像素SP，多个子像素SP按照指定规则排列设置于显示区AA内，子像素SP是显示面板100进行画面显示的最小单元，每个子像素SP可显示一种单一的颜色，例如红色、绿色或蓝色，调节不同颜色子像素SP的亮度(灰阶)，通过颜色组合和叠加可以实现多种颜色的显示，从而实现显示面板100的全彩化显示。
在一些实施例中，如图3所示，子像素SP均包括发光器件20，以及用于驱动该发光器件20发光的像素驱动电路60，显示面板100中的全部像素驱动电路60也呈阵列式布置。
其中，发光器件20可以采用有机发光二极管(Organic Light-Emitting Diode，OLED)、微型有机发光二极管(Micro Organic Light-Emitting Diode，Micro OLED)、量子点有机发光二级管(Quantum Dot Light Emitting Diodes，QLED)、迷你型发光二极管(Mini Light-Emitting Diode，Mini LED)或微型发光二极管(Micro Light-EmittingDiode，Micro LED)等。
像素驱动电路60可以包括多个晶体管和电容器。示例性的，晶体管可以为薄膜晶体管(Thin Film Transistor，TFT)、场效应晶体管(例如氧化物薄膜晶体管)或其他特性相同的开关器件，本发明的实施例中均以薄膜晶体管为例。
在本发明的一些实施例中，各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极图案和漏极图案中一者，第二极为晶体管的源极图案和漏极图案中另一者。由于晶体管的源极图案、漏极图案在结构上可以是对称的，所以其源极图案、漏极图案在结构上可以是没有区别的，也就是说，本发明的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极图案，第二极为漏极图案；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极图案，第二极为源极图案。
在一些实施例中，显示面板100包括依次层叠设置的阵列基板10、发光器件层和封装层。其中，如图5A和图5B所示，阵列基板包括：衬底40和设置于衬底上的功能层以及位于相邻功能层之间的绝缘层。其中，所述功能层可以包括有源膜层、栅金属层和源漏金属层等，有源膜层、栅金属层和源漏金属层用于形成显示面板100中的多个像素驱动电路60，多个像素驱动电路60可以形成于显示面板100的显示区AA，发光器件20设置于像素驱动电路60远离衬底的一侧，封装层设置于发光器件层远离衬底40的一侧。
其中，像素驱动电路60包括多个晶体管，多个晶体管的有源层图案位于有源膜层，每个晶体管的有源层图案包括第一极区、第二极区和用于连接第一极区和第二极区的沟道区，多个晶体管的栅极位于栅金属层，其中栅金属层例如包括多条信号线，一条信号线中经过某个晶体管的有源层图案的部分可以作为该晶体管的栅极，此处的“经过”是在二者在衬底上的正投影有重叠的部分。其中，在制作晶体管时，可以先在衬底上形成有源膜层，得到晶体管的有源层图案，而后在有源膜层远离衬底的一侧形成栅金属层，栅金属层与有源膜层交叠的位置即为栅金属层“经过”有源层图案的位置。
其中，需要说明的是，本文中的“正投影”指的是，由垂直于投影面的、相互平行的投射线所产生的投影。
由此可见，像素驱动电路60主要由晶体管构成，因此，晶体管所占空间大小能够决定像素驱动电路60所占空间大小，例如，晶体管所占空间包括在平行于衬底40所在平面的横向区域尺寸和在垂直于衬底40所在平面的方向上的纵向区域尺寸，而纵向区域尺寸主要与阵列基板10所包括的膜层厚度有关，本发明中重点考虑晶体管以及像素驱动电路60在平行于衬底40所在平面的横向区域尺寸，该横向区域尺寸为晶体管在衬底40上的正投影的区域面积，以下将晶体管在衬底40上的正投影的区域面积统称为晶体管的面积，像素驱动电路60的面积同理。像素驱动电路60的面积主要受像素驱动电路60中所包括的晶体管的有源层图案的面积的影响。
在尺寸相同的显示面板100区域内，子像素SP的数量越多，还显示面板100的像素密度(Pixels Per Inch，PPI)越高，从而显示面板100的显示效果越好。子像素SP的数量与子像素SP的面积有关，即每个子像素SP的面积越小，在尺寸相同的区域内，子像素SP的数量越多，显示面板100的像素密度(Pixels Per Inch，PPI)越高。
本发明的发明人发现，相关技术中，像素驱动电路60所占据的面积较大，导致子像素SP所占的空间较大，不利于显示面板实现高PPI(Pixels Per Inch，像素密度)，这是由于像素驱动电路60中的全部晶体管的有源层图案是在一个膜层中平铺设置的，其中“平铺设置”指的是像素驱动电路60中的全部晶体管中，任意两个晶体管在衬底40上的正投影均不重合，此时，像素驱动电路60在衬底40上的正投影的面积为像素驱动电路60中多个晶体管的有源层图案的面积之和，导致像素驱动电路60在衬底40上的正投影的面积较大，这样像素驱动电路60所占面积增大。
为降低像素驱动电路60的尺寸，有相关技术人员提出垂直结构的晶体管，实现超短沟道，但随晶体管沟道的缩小，会出现短沟道效应，影响其稳定性；同时有源层图案需要沿侧壁沉积，而栅极绝缘层不易在侧壁形成有效阻挡层，容易造成短路。此外，还有技术人员通过设置至少两层像素驱动电路60，使得不同层晶体管在垂直于衬底40上的正投影部分重叠，能够有效提升像素驱动电路的空间，但双层像素驱动电路60为部分重叠结构，相较于平面型像素驱动电路60尺寸降低不明显，且制备工艺复杂，结合栅极设计，阵列基板10的整体透过率偏低，不利于模组指纹传感器集成。
基于上述问题，以下对本申请的方案做具体介绍。
本发明的一些实施例提供一种阵列基板10，该阵列基板10包括：多个像素驱动电路60和多条信号线，如图3所示，多个像素驱动电路60呈阵列式排布，多条信号线包括多条扫描信号线GL、多条数据信号线DL、多条复位信号线Reset、多条发光控制信号线EM、多条初始化信号线Vinit和多条电源电压信号线VDD。示例性地，多条发光控制信号线EM和多条初始化信号线Vinit沿子像素SP的行排列方向布置，多条数据线DL和多条电源电压信号线VDD沿子像素SP的列排列方向布置。其中，每个像素驱动电路60均与扫描信号线GL、数据信号线DL、复位信号线Reset、发光控制信号线EM、初始化信号线Vinit和电源电压信号线VDD电连接。
上述阵列基板10包括多个阵列设置的像素驱动电路60，在一些实施例中，本发明中的像素驱动电路60可以为包括2T1C、7T1C、或者6T1C的电路，其中T代表晶体管，位于T前面的数字表示为晶体管的个数，C代表电容器，位于C前面的数字表示为电容器的个数，示例性的，7T1C表示7个晶体管和1个电容器。以下以7T1C模式的像素驱动电路为例做介绍。
示例性的，如图4A和图4B所示，图4A为7T1C模式的像素驱动电路60的等效电路图。7T1C模式的像素驱动电路60具体可以包括第一复位晶体管T1、补偿晶体管T2、驱动晶体管T3、写入晶体管T4、第一发光晶体管T5、第二发光晶体管T6、第二复位晶体管T7和电容器Cst，与像素驱动电路60电连接的信号线包括扫描信号线GL、数据信号线DL、复位信号线Reset、发光控制信号线EM、初始化信号线Vinit和第一电压信号线VDD、第二电压信号线VSS电连接。
其中，第一复位晶体管T1的栅极与复位信号线Reset电连接，第一复位晶体管T1的第一极与第一节点N1电连接，第一复位晶体管T1的第二极与初始化信号线Vinit电连接；补偿晶体管T2的栅极与扫描信号线GL电连接，补偿晶体管T2的第一极与第一节点N1电连接，补偿晶体管T2的第二极与第三节点N3电连接；驱动晶体管T3的栅极与第一节点N1电连接，驱动晶体管T3的第一极和第二节点N2电连接，驱动晶体管T3的第二极和第三节点N3电连接；写入晶体管T4的栅极与扫描信号线GL电连接，写入晶体管T4的第一极与第二节点N2电连接，写入晶体管T4的第二极与数据信号线DL电连接；第一发光晶体管T5的栅极与第二发光晶体管T6的栅极均与发光控制信号线EM电连接，第一发光晶体管T5的第一极与第二节点N2电连接，第一发光晶体管T5的第二极与第一电压信号线VDD电连接，第二发光晶体管T6的第一极与发光器件20的阳极电连接，第二发光晶体管T6的第二极与第三节点N3电连接；第二复位晶体管T7的栅极与扫描信号线GL电连接，第二复位晶体管T7的第一极与发光器件20的阳极电连接，发光器件的阴极与第二电源信号线VSS电连接，第二复位晶体管T7的第二极与初始化信号线Vinit电连接。
电容器Cst的第一极板Cst1与第一节点N1电连接，电容器Cst的第二极板Cst2与第一电压信号线VDD电连接。
其中，扫描信号线GL用于传输扫描信号gate，复位信号线Reset用于传输复位时序信号rst，第一电压信号线VDD用于传输第一电源信号vdd，例如为高压直流信号，初始化信号线Vinit用于传输初始化信号，数据信号线DL用于传输数据信号date，发光控制信号线EM用于传输发光控制时序信号，第二电源信号线VSS用于传输第二电压信号VSS，例如为低压直流信号。
如图4B所示，上述像素驱动电路60的驱动过程为：一个帧周期包括复位阶段t1、数据刷新及补偿阶段t2和发光阶段t3。其中，如图4B和图4C所示，在复位阶段t1，第一复位晶体管T1在复位时序信号rst的控制下导通，使得初始化信号写入到第一节点N1，进而对第一节点N1进行复位。此时，驱动晶体管T3导通，而补偿晶体管T2、写入晶体管T4、第一发光晶体管T5、第二发光晶体管T6以及第二复位晶体管T7均处于断开的状态，且发光器件20不发光。
如图4B和图4D所示，在数据刷新及补偿阶段t2，第一复位晶体管T1断开，而第二复位晶体管T7在扫描信号gate的控制下导通，进而使得初始化信号写入到发光器件20的阳极，进而对发光器件的阳极进行复位。写入晶体管T4在扫描信号gate的控制下导通，补偿晶体管T2在扫描信号gate的控制下导通，驱动晶体管T3维持复位阶段t1的导通状态，因此数据信号date可以依次通过写入晶体管T4、驱动晶体管T3和补偿晶体管T2传输至第一节点N1，使得第一节点N1的电压改变，直至第一节点N1的电压达到驱动晶体管T3的阈值电压与数据信号date的电压之和，使得驱动晶体管T3断开。在数据刷新及补偿阶段t2，可以将驱动晶体管T3的阈值电压写入到第一节点N1，以此补偿驱动晶体管T3的阈值电压漂移，避免驱动晶体管T3产生的驱动信号发生变化，避免对发光器件20的发光强度所产生的影响。在该阶段，第一发光晶体管T5和第二发光晶体管T6在发光控制时序信号em的控制下处于断开的状态。
如图4B和图4E所示，在发光阶段t3，第二复位晶体管T7在扫描信号gate的控制下断开，第一复位晶体管T1在复位时序信号rst的控制下断开，补偿晶体管T2在扫描信号gate的控制下断开，写入晶体管T4和第二复位晶体管T7在扫描信号的控制下断开，第一发光晶体管T5和第二发光晶体管T6在发光控制时序em的控制下导通，进而使得第一电压信号线VDD的电压信号写入到驱动晶体管T3的第一电极，发光器件20的阳极AND1电压可以写入到驱动晶体管T3的第二电极，进而使得驱动晶体管T3导通，以此在第一电源信号线VDD与发光器件20之间形成通路，使得发光器件20发光。
以下介绍阵列基板所包括的各膜层结构，以及像素驱动电路60中各晶体管的设置方式，需要说明的是，图5A和图5B示出了阵列基板所包括的各功能层，各功能层包括功能图案，以及相邻两个功能层之间的绝缘膜层，绝缘膜层例如为栅极绝缘层等，示例性地，绝缘膜层为覆盖阵列基板10的整个区域的完整膜层。
在上述像素驱动电路中，包括至少一个晶体管组70，也就是将像素驱动电路60中的多个晶体管分出来至少一个晶体管组70，如图5A和图5B所示，每个晶体管组70包括第一晶体管T0和第二晶体管T0’，第一晶体管T0和第二晶体管T0’的栅极接收相同的信号。以图4A所示的7T1C的像素电路为例，第一发光晶体管T5和第二发光晶体管T6的栅极接收相同的信号(发光控制信号线EM传输的发光控制信号em)，补偿晶体管T2、写入晶体管T4和第二复位晶体管T7的栅极接收相同的信号(扫描信号线GL传输的扫描信号gate)，这样第一发光晶体管T5和第二发光晶体管T6可以为一个晶体管组，补偿晶体管T2、写入晶体管T4和第二复位晶体管T7中的任意两个为一个晶体管组。
参照图5A、图6C和图7C所示，阵列基板10包括衬底40和两个有源膜层，其中两个有源膜层包括依次设置于衬底40上的第一有源膜层41，以及设置于第一有源膜层41远离衬底一侧的第二有源膜层42，两个有源膜层之间互相绝缘第一有源膜层41包括第一晶体管T0的有源层图案411，第二有源膜层42包括第二晶体管T0’的有源层图案421。其中，第一晶体管T0的有源层图案411的延伸方向和第二晶体管T0’的有源层图案421的延伸方向相同，在像素驱动电路中，第一晶体管T0的有源层图案411和第二晶体管T0’的有源层图案421有交叠，或者，第一晶体管T0的有源层图案411和第二晶体管T0’的有源层图案421无交叠，且第一晶体管T0的有源层图案411在衬底40上的正投影与第二晶体管T0’的有源层图案421在衬底40上的正投影之间的距离小于设定距离。
这样，通过将像素驱动电路60中一个晶体管组70中的晶体管的有源层图案设置于不同的有源膜层，且不同的有源膜层中晶体管的有源层图案之间有交叠或无交叠但距离很近，从而减小了像素驱动电路60中，多个晶体管在衬底40上的正投影的总面积，降低了像素驱动电路60所占面积，使得像素平面空间尺寸减小，有利于实现高PPI。并且，属于同一晶体管组70的两个晶体管的栅极接收相同的信号，方便为两个晶体管传输信号的栅线的结构设计，能够简化膜层结构。以下对本发明的方案做具体介绍。
如图5A和图5B所示，阵列基板10包括：设置于衬底40一侧的第一有源膜层41和设置于第一有源膜层41远离衬底40一侧的第二有源膜层42。第一有源膜层41包括第一晶体管T0的有源层图案411，第二有源膜层42包括第二晶体管T0’的有源层图案。像素驱动电路60中，如图6A和图7A所示，第一晶体管T0的有源层图案411在衬底40上的正投影与第二晶体管T0’的有源层图案421有交叠，且第一晶体管T0的栅极图案在衬底40上的正投影与第二晶体管T0’的栅极图案在衬底40上的正投影有重叠。
如图5A、图5B、图6A、图6B、图6C、图7C、图8C和图9C所示，阵列基板10包括第一有源膜层41和第二有源膜层42，其中，第一有源膜层41可以设置于衬底40上，而第二有源膜层42设置于第一有源膜层41远离衬底40的一侧；第一晶体管T0的有源层图案411位于第一有源膜层41，第二晶体管T0’的有源层图案421位于第二有源膜层42。其中，每个晶体管的有源层图案包括第一极区、第二极区和连接第一极区和第二极区的沟道区，此处晶体管的第一极区和第二极区为图4A所示的等效电路图中晶体管的第一极和第二极，例如第一晶体管T0的有源层图案411包括第一晶体管T0的第一极区、沟道区和第二极区，第二晶体管T0’的有源层图案421包括第二晶体管T0’的第一极区、沟道区和第二极区。
其中，第一晶体管T0的有源层图案411的延伸方向和第二晶体管T0’的有源层图案421的延伸方向相同。这里说的延伸方向相同可以理解为第一晶体管T0的有源层图案411的延伸方向和第二晶体管T0’的有源层图案421的延伸方向相互平行或者相互重合。
一个晶体管组70中的第一晶体管T0的有源层图案411和第二晶体管T0’的有源层图案421的分布位置有如下两种方式。
如图6C和图8C所示，第一晶体管T0的有源层图案411与第二晶体管T0’的有源层图案421有交叠。
其中，“第一晶体管T0的有源层图案411与第二晶体管T0’的有源层图案421有交叠”可以包括：第一晶体管T0的有源层图案411在衬底40上的正投影的一部分与第二晶体管T0’的有源层图案421在衬底40上的正投影的一部分重合。有交叠还可以包括：第一晶体管T0的有源层图案411在衬底40上的正投影位于第二晶体管T0’的有源层图案421在衬底40上的正投影之内；或者第二晶体管T0’的有源层图案421在衬底40上的正投影位于第一晶体管T0的有源层图案411在衬底40上的正投影之内。有重叠还可以包括：第一晶体管T0的有源层图案411在衬底40上的正投影边界与第二晶体管T0’的有源层图案421在衬底40上的正投影边界完全重合。在以上多种情况下，第一晶体管T0的有源层图案411与第二晶体管T0’的有源层图案421在衬底40上的正投影的面积，等于第一晶体管T0的有源层图案411的面积加上第二晶体管T0’的有源层图案421的面积减去二者重合部分的面积，而相关技术中，由于第一晶体管T0与第二晶体管T0’的有源层图案421是在同一膜层是平铺设置的，因此，第一晶体管T0的有源层图案411与第二晶体管T0’的有源层图案421在衬底40上的正投影的面积等于第一晶体管T0的面积与第二晶体管T0’的面积之和，因此，本发明相比于相关技术能够减小第一晶体管T0的有源层图案411与第二晶体管T0’的有源层图案421在衬底40上所占的面积。
其中，需要说明的是，本文中的“正投影”指的是，由垂直于投影面的、相互平行的投射线所产生的投影。
在一些实施例中，如图7C和图9C所示，第一晶体管T0的有源层图案411和第二晶体管T0’的有源层图案421无交叠，且第一晶体管T0的有源层图案411在衬底上的正投影与第二晶体管T0’的有源层图案421在衬底40上的正投影之间的距离小于设定距离，例如设定距离为2μm，可以理解的是，第一晶体管T0的有源层图案411的边界A与靠近第一晶体管T0的有源层图案411的边界一侧的第二晶体管T0’的有源层图案421的边界B之间的距离较近，相比图6C和图8C中的有源层图案有交叠的方案，该示例中，第一晶体管T0的有源层图案411和第二晶体管T0’的有源层图案421稍微错开，无交叠，同时两个晶体管的有源层图案的正投影之间的距离较小，两个示例中，像素驱动电路60所占据的面积大致相同。第一晶体管T0的有源层图案411与第二晶体管T0’的有源层图案421在衬底40上的正投影的面积之和较小，因此，本发明相比于相关技术能够减小第一晶体管T0的有源层图案411与第二晶体管T0’的有源层图案421在衬底40上所占的面积。
在一些实施例中，如图5A和图5B所示，阵列基板10还包括第一有源膜层41与第二有源膜层42之间的第一栅金属层51，第一栅金属层51包括第一信号线511，第一信号线511经过第一晶体管T0的有源层图案411和第二晶体管T0’的有源层图案421；其中，第一信号线511经过第一晶体管T0的有源层图案411的部分作为第一晶体管T0的栅极图案，第一信号线511经过第二晶体管T0’的有源层图案421的部分作为第二晶体管T0’的栅极图案，第一栅金属层51还包括发光控制信号线EM、扫描信号线GL和复位信号线Reset。
由于第一晶体管T0和第二晶体管T0’的栅极接收相同的信号，且第一晶体管T0的有源层图案411和第二晶体管T0’的有源层图案421位于不同的膜层，因此第一晶体管T0和第二晶体管T0’能够共用一条第一信号线511，第一信号线511用于向两晶体管的栅极传输信号，从而阵列基板10中仅包括一个栅极层，相比现有技术中的两个栅极层，减少一道制备膜层的图案化工艺，减少了掩膜版的使用，简化工艺流程。
可以理解的是，第一晶体管T0的栅极图案在衬底40上的正投影与第二晶体管T0’的栅极图案在衬底40上的正投影重叠或者无重叠但距离很近，由于晶体管的栅极图案与晶体管的沟道区交叠，因此两个晶体管栅极图案在衬底40上的正投影有重叠或者无重叠但距离很近，则表示，两个晶体管的沟道区在衬底40上的正投影有重叠或者无重叠但距离很近，还表示两个晶体管的栅极分别所在的栅金属层的图案在衬底40上的正投影有重叠或者无重叠但距离很近。
因此，本申请与相关技术相比，能够减小第一晶体管T0与第二晶体管T0’在衬底40上的正投影所占的面积，进而能够减小像素驱动电路60在衬底40上的正投影所占的面积。
此外，在尺寸相同的区域内，子像素SP的数量越多，该阵列基板10的PPI越高，从而显示面板的显示效果越好。子像素SP的数量与子像素SP的面积有关，即每个子像素SP的面积越小，在尺寸相同的区域内，子像素SP的数量越多，阵列基板10的PPI越高。本发明中，通过使得第一晶体管T0的有源层图案(例如第一发光晶体管T5)和第二晶体管(例如第二发光晶体管T6)的有源层图案位于不同的有源膜层，且二者至少部分交叠，能够减小像素驱动电路60的面积，以此减小子像素SP的面积。因此，在相同尺寸的区域内可以设置更多的子像素SP，以此提高产品的PPI。
在一些实施例中，阵列基板10还包括所述第一有源膜层41与所述第二有源膜层42之间的第一栅金属层51，即两个有源膜层之间设置有第一栅金属层51，第一栅金属层51包括第一信号线511，第一信号线511经过第一晶体管T0的有源层图案411和第二晶体管T0’的有源层图案421，第一信号线511经过第一晶体管T0的有源层图案411的部分作为第一晶体管T0的栅极图案，第一信号线511经过第二晶体管T0’的有源层图案421的部分作为第二晶体管T0’的栅极图案。
在一些实施例中，如图6A、图6B、图6C、图7A、图7B和图7C所示，像素驱动电路60包括一个晶体管组70，该晶体管组70包括第一发光晶体管T5和第二发光晶体管T6，第一晶体管T0为第一发光晶体管T5和第二发光晶体管T6中的一者，第二晶体管T0’为第一发光晶体管T5和第二发光晶体管T6中的另一者，此时，第一信号线511为发光控制信号线EM。
示例性地，第一晶体管T0为第一发光晶体管T5，第二晶体管T0’为第二发光晶体管T6；或者第一晶体管T0为第二发光晶体管T6，第二晶体管T0’为第一发光晶体管T5。
在另一些实施例中，像素驱动电路60包括一个晶体管组70，晶体管组70包括第二复位晶体管T7、补偿晶体管T2和写入晶体管T4中的两个，第一晶体管T0为第二复位晶体管T7、补偿晶体管T2和写入晶体管T4的一者，第一晶体管T0为第二复位晶体管T7、补偿晶体管T2和写入晶体管T4中的另一者，此时，第一信号线511为扫描信号线GL。
示例性地，第一晶体管T0为写入晶体管T4，第二晶体管T0’为第二复位晶体管T7；或者，第一晶体管T0为补偿晶体管T2，第二晶体管T0’为复位晶体管T7；或者，第一晶体管T0为补偿晶体管T2，第二晶体管T0’为写入晶体管T4；同理，以上三种情形的第一晶体管T0和第二晶体管T0’可以互换组合，共六种组合方式，以上不一一赘述。
在又一些实施例中，像素驱动电路60包括两个晶体管组70，其中一个晶体管组70第一发光晶体管T5和第二发光晶体管T6，另一个晶体管组70包括第二复位晶体管T7、补偿晶体管T2和写入晶体管T4中的任两个，具体示例和前边描述相同，此处不再赘述。
在一些实施例中，如图6A、图6B、图6C、图7A、图7B和图7C所示，第一有源膜层41包括第一复位晶体管T1的有源层图案、补偿晶体管T2的有源层图案、驱动晶体管T3的有源层图案、写入晶体管T4的有源层图案和第一发光晶体管T5的有源层图案；第二有源膜层42包括第二发光晶体管T6的有源层图案和第二复位晶体管T7的有源层图案。
在一些实施例中，第一有源膜层41包括第一复位晶体管T1的有源层图案、补偿晶体管T2的有源层图案、驱动晶体管T3的有源层图案、第二复位晶体管T7的有源层图案和第一发光晶体管T5的有源层图案；第二有源膜层42包括第二发光晶体管T6的有源层图案和写入晶体管T4的有源层图案。
在一些实施例中，第一有源膜层41包括第一复位晶体管T1的有源层图案、写入晶体管T4的有源层图案、驱动晶体管T3的有源层图案、第二复位晶体管T7的有源层图案和第一发光晶体管T5的有源层图案；第二有源膜层42包括第二发光晶体管T6的有源层图案和补偿晶体管T2的有源层图案。
通过以上可知，第一有源膜层41包括五个晶体管的有源层图案，第二有源膜层42包括两个晶体管的有源层图案，但不限于以上分布方式，可通过第一晶体管T0的有源层图案位于第一有源膜层41，第二晶体管T0’的有源层图案位于第二有源膜层42进行组合，方式同上可得，以上不一一赘述。
其中，发光控制信号线EM经过第一发光晶体管T5的有源层图案和第二发光晶体管T6的有源层图案；扫描信号线GL经过补偿晶体管T2的有源层图案、写入晶体管T4的有源层图案以及第二复位晶体管T7的有源层图案。
在一些实施例中，如图6A、图6C、图7A和图7C所示，第一栅金属层51还包括复位信号线Reset，复位信号线Reset经过所述第一复位晶体管T1的有源层图案。
在一些实施例中，如图4A所示，以下介绍像素驱动电路60中电容器Cst的结构。如图5A所示，阵列基板10还包括：设置于第二有源膜层42远离衬底一侧的第一源漏金属层61，第一源漏金属层61包括电容器Cst的第一极板图案Cst1，第一栅金属层51还包括电容器Cst的第二极板图案Cst2，如图6C和图7C所示，第一极板图案Cst1在衬底40上的正投影和第二极板图案Cst2在衬底40上的正投影有重叠。驱动晶体管T3的有源层图案包括第一极区、第二极区以及连接第一极区和第二极区的沟道区；第二极板Cst2与驱动晶体管T3的沟道区的交叠部分作为驱动晶体管T3的栅极。
其中，如图4A所示，像素驱动电路60中包括电容器Cst，电容器Cst的第一极板图案Cst1可以位于第一源漏金属层61，而电容器Cst的第二极板图案Cst2可以位于第一栅金属层51中，电容器Cst的第一极板与第一电压信号线VDD电连接，进而使得电容器Cst的第一极板Cst2接收恒压信号。一些实施例中，如图5A、图6A、图6C、图7A和图7C所示，像素驱动电路60中的驱动晶体管T3的有源层图案位于第一有源膜层41，如图6A和图7A所示，驱动晶体管T3的栅极G3设置于第一栅金属层51中。其中，驱动晶体管T3的有源层图案与第二极板图案Cst2在衬底40上的正投影可以重叠设置，驱动晶体管T3的栅极G3为第一极板图案Cst1中与驱动晶体管T3的有源层图案的沟道区有交叠的部分。通过电容器Cst的上下极板设置，较现有的电容设计相比，第一源漏金属层61的电阻较第一栅金属层51的电阻更低，有利于降低RC的加载。
在一些实施例中，如图5A、图5B所示，第一源漏金属层61还包括第一晶体管T0的源极图案和漏极图案，以及第二晶体管T0’的源极图案和漏极图案；阵列基板10还包括设置于第一源漏金属层61远离衬底一侧的第二源漏金属层62，第二源漏金属层62包括数据信号线DL和第一电压信号线VDD。
如图5A所示，衬底40上依次设置有第一有源膜层41、第一栅极绝缘层71、第一栅金属层51、第二栅极绝缘层72、第二有源膜层42、第一层间介质层81、第一源漏金属层61、第一平坦化层83、第二源漏金属层62、第二平坦化层84、阳极层85和像素界定层86。
其中，可以在第二层间介质层82上制作过孔，多个过孔可以延伸至第一源漏金属层61和第二有源膜层42，在第二层间介质层82上制作过孔后，可以形成第二源漏金属层62，使得第二源漏金属层62可以通过过孔与第一源漏金属层61、第二有源膜层42电连接。而像素界定层86中设置有像素开口，发光部可以设置于像素开口内，而阳极层85可以通过过孔与第二源漏金属层62连接。
此外，如图3所示，显示面板100的显示区AA可以包括多个像素驱动电路60，此外，显示面板100的显示区AA内还设置有阵列基板10所包括的多条信号线中经过该像素驱动电路60的部分，为像素驱动电路60传输信号，以下介绍多条信号线中数据信号线DL、第一电压信号线VDD和初始化信号线Vinit的结构。在一些实施例中，可以将第一电压信号线VDD、数据信号线DL以及初始化信号线Vinit中的一个或多个可以设置于第二源漏金属层63中，将多条信号线分别设置于第一源漏金属层61和第二源漏金属层62中，进而能够使得信号线在衬底40上的投影有重叠，使得显示区AA内的信号线排布更加紧凑，以此缩小像素驱动电路60的面积，其中，像素驱动电路60的面积越小，相同尺寸的区域内能够设置的像素驱动电路60的数量越多，子像素SP的数量也就越多，进一步提高了显示面板100的PPI。
在一些实施例中，第一电压信号线VDD位于第二源漏金属层62，第一电压信号线VDD与电容器Cst的第一极板图案Cst1以及第一发光晶体管T5的第二极区电连接，进而可以使得电容器Cst的第一极板图案Cst1以及第一发光晶体管T5的第二极区能够接收到第一电压信号。一列像素驱动电路60中的各电容器Cst的第一极板图案Cst1以及各第一发光晶体管T5的第二极区可以连接于同一条第一电压信号线VDD。
在一些示例中，阵列基板10的衬底40可以是单层结构也可以是层叠结构，其可以是刚性的，也可以是柔性的。示例性的，如图5A和图5B所示，该衬底40可包括依次层叠设置的柔性基层和缓冲层。又例如，衬底40可以包括交替设置的多个柔性基层和多个缓冲层。其中，柔性基层的材料包括聚酰亚胺，缓冲层的材料可包括氮化硅和/或氧化硅，以达到阻水氧和阻隔碱性离子的效果。
上述为一个晶体管组共用一个栅极信号时，栅极位于同一膜层上的实施例；下面介绍一个晶体管组共用一个栅极信号时，栅极位于不同膜层上的实施例。
在一些实施例中，如图5B、图8A、图8B、图8C、图9A、图9B和图9C所示，阵列基板10还包括设置于第一有源膜层41与第二有源膜层42之间的第一栅金属层51，以及设置于第二有源膜层42远离第一有源膜层41一侧的第二栅金属层52，第一栅金属层51包括第一信号线511，第一信号线511经过第一晶体管T0的有源层图案411，第二栅金属层52包括第二信号线521，第二信号线521经过第二晶体管T0’的有源层图案421；其中，第一信号线511经过第一晶体管T0的有源层图案411的部分作为第一晶体管T0的栅极图案，第二信号线521经过第二晶体管T0’的有源层图案421的部分作为第二晶体管T0’的栅极图案。
可以理解的是，第一晶体管T0的栅极图案在衬底40上的正投影与第二晶体管T0’的栅极图案在衬底40上的正投影重叠或者无重叠但距离很近，由于晶体管的栅极图案与晶体管的沟道区交叠，因此两个晶体管的栅极图案在衬底40上的正投影有重叠或者无重叠但距离很近，则表示，两个晶体管的沟道区在衬底40上的正投影有重叠或者无重叠但距离很近，还表示两个晶体管的栅极分别所在的栅金属层的图案在衬底40上的正投影有重叠或者无重叠但距离很近。
因此，本申请与相关技术相比，能够减小第一晶体管T0与第二晶体管T0’在衬底40上的正投影所占的面积，进而能够减小像素驱动电路60在衬底40上的正投影所占的面积。
在一些实施例中，第一信号线511与第二信号线521的延伸方向相同，且与第一晶体管T0的有源层图案411的延伸方向相交；第一信号线511与第二信号线521有交叠，且第一信号线511还经过第二晶体管T0’的有源层图案421，第二信号线521还经过第一晶体管T0的有源层图案411。
通过设置第一信号线511与第二信号线521的延伸方向相同，且第一信号线511与第二信号线521有交叠可知，第一信号线511与第二信号线521在衬底上的正投影平行且有重叠，第一信号线511还经过第二晶体管T0’的有源层图案421，第二信号线521还经过第一晶体管T0的有源层图案411，说明第二晶体管T0’的有源层图案421与第一晶体管T0的有源层图案411有交叠，能够减小第一晶体管T0与第二晶体管T0’在衬底40上的正投影所占的面积，同时进而减小了像素驱动电路60在衬底40上的正投影所占的面积。
在一些实施例中，如图8A、图8B、图8C、图9A、图9B和图9C所示，晶体管组70包括第一发光晶体管T5和第二发光晶体管T6，第一晶体管T0为第一发光晶体管T5和第二发光晶体管T6中的一者，第二晶体管T0’为第一发光晶体管T5和第二发光晶体管T6中的另一者，此时，第一信号线511为发光控制信号线第一支线EM1，第二信号线521为发光控制信号线第二支线EM2。
示例性地，第一晶体管T0为第一发光晶体管T5，第二晶体管T0’为第二发光晶体管T6；或者第一晶体管T0为第二发光晶体管T6，第二晶体管T0’为第一发光晶体管T5。
在另一些实施例中，晶体管组70包括第二复位晶体管T7、补偿晶体管T2和写入晶体管T4中的两个，第一晶体管T0为第二复位晶体管T7、补偿晶体管T2和写入晶体管T4的一者，第一晶体管T0为第二复位晶体管T7、补偿晶体管T2和写入晶体管T4中的另一者，此时，第一信号线511为扫描信号线第一支线GL1，第二信号线521为扫描信号线第二支线GL2。
示例性地，第一晶体管T0为写入晶体管T4，第二晶体管T0’为第二复位晶体管T7；或者，第一晶体管T0为补偿晶体管T2，第二晶体管T0’为复位晶体管T7；或者，第一晶体管T0为补偿晶体管T2，第二晶体管T0’为写入晶体管T4；同理，以上三种情形的第一晶体管T0和第二晶体管T0’可以互换组合，共六种组合方式，以上不一一赘述。
在又一些实施例中，像素驱动电路60包括两个晶体管组70，其中一个晶体管组70第一发光晶体管T5和第二发光晶体管T6，另一个晶体管组70包括第二复位晶体管T7、补偿晶体管T2和写入晶体管T4中的任两个，具体示例和前边描述相同，此处不再赘述。
在一些实施例中，如图8C和图9C所示，第一有源膜层41包括第一复位晶体管T1的有源层图案、补偿晶体管T2的有源层图案、驱动晶体管T3的有源层图案、写入晶体管T4的有源层图案和第一发光晶体管T5的有源层图案；第二有源膜层42包括第二发光晶体管T6的有源层图案和第二复位晶体管T7的有源层图案。
在一些实施例中，第一有源膜层41包括第一复位晶体管T1的有源层图案、补偿晶体管T2的有源层图案、驱动晶体管T3的有源层图案、第二复位晶体管T7的有源层图案和第一发光晶体管T5的有源层图案；第二有源膜层42包括第二发光晶体管T6的有源层图案和写入晶体管T4的有源层图案。
在一些实施例中，第一有源膜层41包括第一复位晶体管T1的有源层图案、写入晶体管T4的有源层图案、驱动晶体管T3的有源层图案、第二复位晶体管T7的有源层图案和第一发光晶体管T5的有源层图案；第二有源膜层42包括第二发光晶体管T6的有源层图案和补偿晶体管T2的有源层图案。
通过以上可知，第一有源膜层41包括五个晶体管的有源层图案，第二有源膜层42包括两个晶体管的有源层图案，但不限于以上分布方式，可通过第一晶体管T0的有源层图案411位于第一有源膜层41，第二晶体管T0’的有源层图案421位于第二有源膜层42进行组合，方式同上可得，以上不一一赘述。
其中，发光控制信号线第一支线EM1经过第一发光晶体管T5的有源层图案，发光控制信号线第二支线EM2经过第二发光晶体管T6的有源层图案；扫描信号线第一支线GL1经过补偿晶体管T2的有源层图案、写入晶体管T4的有源层图案，扫描信号线第二支线GL2经过第二复位晶体管T7的有源层图案。
在一些实施例中，第一栅金属层51还包括复位信号线Reset，复位信号线Reset经过所述第一复位晶体管T1的有源层图案。
在一些实施例中，如图5B所示，以下介绍像素驱动电路60中电容器Cst的结构。如图8C和图9C所示，阵列基板10还包括：设置于第一有源膜层41远离衬底一侧的第一源漏金属层61，第一源漏金属层61包括电容器Cst的第一极板图案Cst1，第一栅金属层51还包括电容器Cst的第二极板图案Cst2，如图8C和图9C所示，第一极板图案Cst1在衬底40上的正投影和第二极板图案Cst2在衬底40上的正投影有重叠。驱动晶体管T3的有源层图案包括第一极区、第二极区以及连接第一极区和第二极区的沟道区；第二极板Cst2与驱动晶体管T3的沟道区的交叠部分作为驱动晶体管T3的栅极。
其中，如图8C和图9C所示，像素驱动电路60中包括电容器Cst，电容器Cst的第一极板图案Cst1可以位于第一源漏金属层61，而电容器Cst的第二极板图案Cst2可以位于第一栅金属层51中，电容器Cst的第一极板与第一电压信号线VDD电连接，进而使得电容器Cst的第一极板Cst2接收恒压信号。在一些实施例中，像素驱动电路60中的驱动晶体管T3的有源层图案位于第一有源膜层41，如图8A、图8C、图9C和图9C所示，驱动晶体管T3的栅极G3设置于第一栅金属层51中。其中，驱动晶体管T3的有源层图案与第二极板图案Cst2在衬底40上的正投影可以重叠设置，驱动晶体管T3的栅极G3为第一极板图案Cst1中与驱动晶体管T3的有源层图案的沟道区有交叠的部分。通过电容器Cst的上下极板设置，较现有的电容设计相比，第一源漏金属层61的电阻较第一栅金属层51的电阻更低，有利于降低RC的加载。
在一些实施例中，如图5B所示，第一源漏金属层61还包括第一晶体管T0的源极图案和漏极图案；阵列基板10还包括设置于第一源漏金属层61第二有源膜层42远离衬底一侧的第二源漏金属层62，以及设置于第二源漏金属层62远离第一源漏金属层61的一侧的第三源漏金属层63，第二源漏金属层62包括第二晶体管T0’的源极图案和漏极图案，第三源漏金属层63包括数据信号线DL、第一电压信号线VDD和初始化信号线Vinit。
如图所示，图11为写入晶体管T4的特性曲线图，上述方案采用上下栅极结构设计，相比单栅设计，参照图10所示，能更好的控制数据信号传输到写入晶体管T4，能够保证写入晶体管T4的均一性，提高信号写入量的问题，同时能降低显示中的亮度不均匀以及产生各种痕迹的现象。
如图5B所示，衬底40上依次设置有第一有源膜层41、第一栅极绝缘层71、第一栅金属层51、第二栅极绝缘层72、第一源漏金属层61、第一层间介质层81、第二有源膜层42、第三栅极绝缘层73、第二栅金属层52、第二层间介质层82和第二源漏金属层62。
其中，可以在第二层间介质层82上制作过孔，多个过孔可以延伸至第一源漏金属层61和第二有源膜层42，在第二层间介质层82上制作过孔后，可以形成第二源漏金属层62，使得第二源漏金属层62可以通过过孔与第一源漏金属层61、第二有源膜层42电连接。
而第二源漏金属层62上依次设置有第一平坦化层83、第三源漏金属层63、第二平坦化层84、阳极层85和像素界定层86。
其中，像素界定层86中设置有像素开口，发光部可以设置于像素开口内，而阳极层AND可以通过过孔与第二源漏金属层62连接，第三源漏金属层63通过过孔连接于第二源漏金属层62。
此外，如图3所示，显示面板100的显示区AA可以包括多个像素驱动电路区域60，此外，显示面板100的显示区AA内还设置有阵列基板10所包括的多条信号线中经过该像素驱动电路60的部分，为像素驱动电路60传输信号，以下介绍多条信号线中数据信号线DL、第一电压信号线VDD和初始化信号线Vinit的结构。在一些实施例中，可以将第一电压信号线VDD、数据信号线DL以及初始化信号线Vinit中的一个或多个可以设置于第三源漏金属层63中，将多条信号线分别设置于第一源漏金属层61、第二源漏金属层62和第三源漏金属层63中，进而能够使得信号线在衬底40上的投影有重叠，使得显示区AA内的信号线排布更加紧凑，以此缩小像素驱动电路60的面积，其中，像素驱动电路60的面积越小，相同尺寸的区域内能够设置的像素驱动电路60的数量越多，子像素SP的数量也就越多，进一步提高了显示面板100的PPI。
在一些实施例中，第一电压信号线VDD位于第三源漏金属层63，第一电压信号线VDD与电容器Cst的第一极板图案Cst1以及第一发光晶体管T5的第二极区电连接，进而可以使得电容器Cst的第一极板图案Cst1以及第一发光晶体管T5的第二极区能够接收到第一电压信号。一列像素驱动电路60中的各电容器Cst的第一极板图案Cst1以及各第一发光晶体管T5的第二极区可以连接于同一条第一电压信号线VDD。
其中，如图3所示，显示面板100中的像素驱动电路60阵列设置，每行像素驱动电路60沿第一方向X设置，每列像素驱动电路60沿第二方向Y设置，其中，第一方向X与第二方向Y垂直，如图3所示，在一些实例中，扫描信号线GL、发光控制信号线EM、初始信号线Vinit均沿第一方向X延伸；第一电源信号线VDD、数据信号线DL均沿第二方向Y延伸，其中，第一方向X与第二方向Y垂直。其中，多个信号线的图案可以为一直线图形，也可以为一近似直线图形，上述多个信号线“沿第一方向X延伸”或“沿第二方向Y延伸”是指信号线的主体图案呈沿某一方向延伸的趋势。
在一些实施例中，如图8C和图9C所示，驱动晶体管T3的有源层图案、写入晶体管T4的有源层图案、第一发光晶体管T5的有源层图案以及第一复位晶体管T1的有源层图案均设置于第一有源膜层41上。其中，第一有源膜层41和第二有源膜层42为低温多晶硅(LowTemperature Poly Silicon，LTPS)层或氧化物(Oxide)层，因此，驱动晶体管T3、写入晶体管T4、第一发光晶体管T5、第二发光晶体管T6以及第二复位晶体管T7为低温多晶硅(LTPS)晶体管或氧化物(Oxide)晶体管。例如，第一发光晶体管T5为低温多晶硅(LTPS)晶体管，第二发光晶体管T6为氧化物(Oxide)晶体管；或者，第一发光晶体管T5为氧化物(Oxide)晶体管，第二发光晶体管T6为低温多晶硅(LTPS)晶体管；又或者，第一发光晶体管T5为氧化物(Oxide)晶体管，第二发光晶体管T6为氧化物(Oxide)晶体管。氧化物(Oxide)晶体管的迁移率低、漏电流小，因此可以将氧化物晶体管设置于像素电路中易漏电处的薄膜晶体管，以防止低频驱动时薄膜晶体管的栅极连接的薄膜晶体管的电荷漏走，从而使像素驱动电路60适于实现低频驱动，降低显示面板100的功耗。
其中，LTPS晶体管体积较小，氧化物晶体管体积较大，在本发明中，将LTPS晶体管与氧化物晶体管分别设置于不同的有源膜层，以此减小像素驱动电路60在衬底40上的正投影的面积。具体地，氧化物可以为金属氧化物，示例性的，金属氧化物为IGZO(indiumgallium zinc oxide，铟镓锌氧化物)。
在一些实例中，氧化物晶体管为N型晶体管，LTPS晶体管为P型晶体管，其中，N型晶体管在栅极接收到高电压信号的情况下导通，而P型晶体管在栅极接收到低电压信号的情况下导通。需要说明的是，上述提到的“高电压信号”和“低电压信号”是通俗说法，一般来说，N型晶体管的导通条件为栅源电压差大于其阈值电压，即N型晶体管的栅极电压大于其源极图案电压与其阈值电压之和，N型晶体管的阈值电压为正值，则称使得N型晶体管导通的栅极电压信号为高电压信号，P型晶体管的导通条件为栅源电压差的绝对值大于其阈值电压，P型晶体管的阈值电压为负值，即P型晶体管的栅极电压小于其源极图案电压与其阈值电压之和，则称使得P型晶体管导通的栅极电压信号为低电压信号，“高电压信号”和“低电压信号”中的高低是相对基准电压(例如0V)来说的。
本发明的一些实施例提供一种显示面板100，该显示面板100包括以上任一实施例所提供的阵列基板10。因此本发明所提供的显示面板100具有以上任一实施例所提供的阵列基板10的全部有益效果，在此不进行赘述。
在一些实施例中，如图5A和图5B所示，显示面板100还包括：设置于阵列基板10上的阳极层AND和设置于阳极层AND远离衬底40基板一侧的发光层。阳极层AND包括多个阳极。阵列基板10包括第一源漏金属层61和第二源漏金属层62，多个阳极通过过孔与第二源漏金属层62电连接。或者，阵列基板10包括第一源漏金属层61、第二源漏金属层62和第三源漏金属层63，多个阳极通过过孔与第三源漏金属层63电连接。
其中发光器件20中包括阳极和阴极，以及夹设于阳极和阴极之间的发光层，分别在阳极和阴极上施加电压，使二者之间产生电场，可以驱动阳极中的空穴和阴极中的电子在发光层中复合，发光层从而发出发射光线。其中，阳极设置于阵列基板10上，可以与像素驱动电路60电连接。每个子像素SP中，阳极的面积大于发光层的面积，因此阳极的面积决定了发光器件20的面积，本发明中由于可以减小像素驱动电路60的面积，因此能够在显示面板100内设置更多的子像素SP，以此提高了显示面板100的PPI，进而能够提高显示面板100的显示效果。
其中，如图5A和图5B所示，显示面板100除上述阵列基板10外，还包括依次层叠设置于阵列基板10上的第二平坦化层84、阳极层85和像素界定层86等。
在一些实施例中，阳极层AND用于形成发光器件的阳极，而像素界定层86中形成有多个像素开口，每个像素开口暴露一个阳极的一部分，发光层中的发光部一一对应设置于像素开口内，因此发光部的边缘与像素开口的边缘重合。
在一些实施例中，在阵列基板10中包括第一源漏金属层61和第二源漏金属层62时，阳极通过过孔与第二源漏金属层62搭接，示例性的，阵列基板10的结构可以如图5A和图5B所示。
除上述实施例外，如图5B所示，阵列基板10还可以包括第一源漏金属层61、第二源漏金属层62和第三源漏金属层63，多个阳极通过过孔与第三源漏金属层63搭接。
此外，如图5A和图5B所示，显示面板100中还可以包括隔垫物PS，隔垫物PS用于在蒸镀发光层时支撑FMM(Fine Metal Mask，高精度金属掩膜板)。
除此之外，显示面板100中还包括阴极层、封装层等，在此不进行详细的叙述。
以上，本发明除了可以解决上述现有技术中存在的不足之外，还能使得像素平面的空间尺寸更小，以5T1C电路空间利用率来实现7T1C的电路能力，相比现有技术中的两个栅极层，减少了一道制备膜层的图案化工艺，简化了工艺流程；此外，通过设置第一晶体管T0和第二晶体管T0’的栅极接收相同的信号，且第一晶体管T0的有源层图案411和第二晶体管T0’的有源层图案421位于不同的膜层，第一晶体管T0的有源层图案411和第二晶体管T0’的有源层图案421在衬底40上的正投影有交叠或小于设定距离，能够使得金属走线密度减小，从而提高背板的透过率，从而有利于模组整合光学指纹感应度。
本发明的一些实施例提供一种显示装置1000，该显示装置例如可以是手机、平板电脑、个人数字助理(Personal Digital Assistant，简称PDA)、车载电脑、可穿戴显示设备等。本公开实施例对上述显示装置的具体形式不做特殊限制。如图1所示，该显示装置1000包括以上任一实施例所提供的显示面板100。因此本发明所提供的显示装置1000具有以上任一实施例所提供的显示面板100的全部有益效果，在此不进行赘述。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种阵列基板，其特征在于，包括多个阵列设置的像素驱动电路，每个所述像素驱动电路包括至少一个晶体管组，每个所述晶体管组包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的栅极接收相同的信号；
所述阵列基板包括：
衬底；
设置于所述衬底一侧的第一有源膜层，所述第一有源膜层包括所述第一晶体管的有源层图案；
设置于所述第一有源膜层远离所述衬底一侧的第二有源膜层，所述第二有源膜层包括所述第二晶体管的有源层图案；
其中，所述第一晶体管的有源层图案的延伸方向和所述第二晶体管的有源层图案的延伸方向相同；
所述像素驱动电路中，所述第一晶体管的有源层图案和所述第二晶体管的有源层图案有交叠；或者，所述第一晶体管的有源层图案和所述第二晶体管的有源层图案无交叠，且所述第一晶体管的有源层图案在所述衬底上的正投影与所述第二晶体管的有源层图案在所述衬底上的正投影之间的距离小于设定距离。
2.根据权利要求1所述的阵列基板，其特征在于，
所述阵列基板还包括所述第一有源膜层与所述第二有源膜层之间的第一栅金属层；所述第一栅金属层包括第一信号线，所述第一信号线经过所述第一晶体管的有源层图案和所述第二晶体管的有源层图案；
其中，所述第一信号线经过所述第一晶体管的有源层图案的部分作为所述第一晶体管的栅极图案，所述第一信号线经过所述第二晶体管的有源层图案的部分作为所述第二晶体管的栅极图案。
3.根据权利要求2所述的阵列基板，其特征在于，所述像素驱动电路包括驱动晶体管、第一复位晶体管、第二复位晶体管、补偿晶体管、写入晶体管、第一发光晶体管和第二发光晶体管；
所述第一栅金属层还包括发光控制信号线，扫描信号线和复位信号线；
所述晶体管组包括第一发光晶体管和第二发光晶体管，所述第一晶体管为所述第一发光晶体管和所述第二发光晶体管中的一者，所述第二晶体管为所述第一发光晶体管和所述第二发光晶体管中的另一者；
所述第一信号线为所述发光控制信号线；
和/或，
所述晶体管组包括第二复位晶体管、补偿晶体管、写入晶体管中的两个，所述第一晶体管为所述第二复位晶体管、补偿晶体管、写入晶体管的一者，所述第二晶体管为所述第二复位晶体管、补偿晶体管、写入晶体管中的另一者；
所述第一信号线为所述扫描信号线。
4.根据权利要求3所述的阵列基板，其特征在于，所述第一有源膜层包括所述驱动晶体管的有源层图案、第一复位晶体管的有源层图案、补偿晶体管的有源层图案、写入晶体管的有源层图案和第一发光晶体管的有源层图案；
所述第二有源膜层包括第二发光晶体管的有源层图案和所述第二复位晶体管的有源层图案；
所述发光控制信号线经过所述第一发光晶体管的有源层图案和所述第二发光晶体管的有源层图案；
所述扫描信号线经过所述补偿晶体管的有源层图案、写入晶体管的有源层图案以及所述第二复位晶体管的有源层图案；
所述第一栅金属层还包括复位信号线，所述复位信号线经过所述第一复位晶体管的有源层图案。
5.根据权利要求2～4中任一项所述的阵列基板，其特征在于，所述像素驱动电路还包括电容器；
所述阵列基板还包括：
设置于所述第二有源膜层远离所述衬底一侧的第一源漏金属层；
所述第一源漏金属层包括所述电容器的第一极板图案，所述第一栅金属层还包括所述电容器的第二极板图案；所述第一极板图案在所述衬底上的正投影和所述第二极板图案在所述衬底上的正投影有重叠。
6.根据权利要求5所述的阵列基板，其特征在于，
第一源漏金属层还包括所述第一晶体管的源极图案和漏极图案，以及所述第二晶体管的源极图案和漏极图案。
7.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板还包括设置于所述第一源漏金属层远离所述衬底一侧的第二源漏金属层；
所述第二源漏金属层包括数据信号线和第一电压信号线。
8.根据权利要求1所述的阵列基板，其特征在于，
所述阵列基板还包括设置于所述第一有源膜层和第二有源膜层之间的第一栅金属层；所述第一栅金属层包括第一信号线，所述第一信号线经过所述第一晶体管的有源层图案；
设置于所述第二有源膜层远离所述第一有源膜层一侧的第二栅金属层；所述第二栅金属层包括第二信号线，所述第二信号线经过所述第二晶体管的有源层图案；
其中，所述第一信号线经过所述第一晶体管的有源层图案的部分作为所述第一晶体管的栅极图案，所述第二信号线经过所述第二晶体管的有源层图案的部分作为所述第二晶体管的栅极图案。
9.根据权利要求8所述的阵列基板，其特征在于，所述第一信号线与所述第二信号线的延伸方向相同，且与所述第一晶体管的有源层图案的延伸方向相交；
所述第一信号线与所述第二信号线有交叠，且所述第一信号线还经过所述第二晶体管的有源层图案，所述第二信号线还经过所述第一晶体管的有源层图案。
10.根据权利要求9所述的阵列基板，其特征在于，
所述像素驱动电路包括驱动晶体管、第一复位晶体管、第二复位晶体管、补偿晶体管、写入晶体管、第一发光晶体管和第二发光晶体管；
所述第一栅金属层还包括发光控制信号线第一支线、扫描信号线第一支线和复位信号线；
所述第二栅金属层包括发光控制信号线第二支线、扫描信号线第二支线；所述发光控制信号线第一支线和所述发光控制信号线第二支线电连接，所述扫描信号线第一支线和所述扫描信号线第二支线电连接；
所述晶体管组包括第一发光晶体管和第二发光晶体管，所述第一晶体管为所述第一发光晶体管和所述第二发光晶体管中的一者，所述第二晶体管为所述第二发光晶体管和所述第二发光晶体管中的另一者；
所述第一信号线为所述发光控制信号线第一支线，所述第二信号线为所述发光控制信号线第二支线；
和/或，
所述晶体管组包括第二复位晶体管、补偿晶体管、写入晶体管中的两个，所述第一晶体管为所述第二复位晶体管、补偿晶体管和写入晶体管中的一者，所述第二晶体管为所述第二复位晶体管、补偿晶体管和写入晶体管中的另一者；
所述第一信号线为所述扫描信号线第一支线，所述第二信号线为所述扫描信号线第二支线。
11.根据权利要求10所述的阵列基板，其特征在于，
所述第一有源膜层包括所述驱动晶体管的有源层图案、第一复位晶体管的有源层图案、补偿晶体管的有源层图案、写入晶体管的有源层图案和第一发光晶体管的有源层图案；
所述第二有源膜层包括第二发光晶体管的有源层图案和所述第二复位晶体管的有源层图案；
所述发光控制信号线第一支线经过所述第一发光晶体管的有源层图案，所述发光控制信号线第二支线经过所述第二发光晶体管的有源层图案；
所述栅极信号线第一支线经过所述补偿晶体管的有源层图案、写入晶体管的有源层图案，所述栅极信号线第二支线经过所述第二复位晶体管的有源层图案；
所述第一栅金属层还包括复位信号线，所述复位信号线经过所述第一复位晶体管的有源层图案。
12.根据权利要求8～11中任一项所述的阵列基板，其特征在于，所述像素驱动电路还包括电容器；
所述阵列基板还包括：
设置于所述第一有源膜层和所述第二有源膜层之间的第一源漏金属层；所述第一源漏金属层包括所述电容器的第一极板图案，所述第一栅金属层还包括所述电容器的第二极板图案；所述第一极板图案在所述衬底上的正投影和所述第二极板图案在所述衬底上的正投影重叠。
13.根据权利要求12所述的阵列基板，其特征在于，
所述第一源漏金属层还包括所述第一晶体管的源极图案和漏极图案。
14.根据权利要求12或13中所述的阵列基板，其特征在于，
所述阵列基板还包括设置于所述第二有源膜层远离所述第一有源膜层一侧的第二源漏金属层，所述第二源漏金属层包括所述第二晶体管的源极图案和漏极图案。
15.根据权利要求14所述的阵列基板，其特征在于，
所述阵列基板还包括设置于所述第二源漏金属层远离所述第一源漏金属层一侧的第三源漏金属层，所述第三源漏金属层包括数据信号线和第一电压信号线和初始化信号线。
16.一种显示面板，其特征在于，包括：权利要求1至15任一项所述的阵列基板。
17.根据权利要求16所述的显示面板，其特征在于，还包括：
设置于所述阵列基板上的阳极层，所述阳极层包括多个阳极；
设置于所述阳极层远离所述衬底一侧的像素界定层；
设置于所述像素界定层的远离所述衬底一侧的隔垫物；
其中，所述阵列基板包括第一源漏金属层和第二源漏金属层，所述多个阳极通过过孔与所述第二源漏金属层电连接；
或者，所述阵列基板包括第一源漏金属层、第二源漏金属层和第三源漏金属层，所述多个阳极通过过孔与所述第三源漏金属层电连接。
18.一种显示装置，其特征在于，包括：权利要求16或17所述的显示面板。
CN202210736928.0A 2022-06-27 2022-06-27 阵列基板、显示面板及显示装置 Pending CN115101538A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210736928.0A CN115101538A (zh) 2022-06-27 2022-06-27 阵列基板、显示面板及显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210736928.0A CN115101538A (zh) 2022-06-27 2022-06-27 阵列基板、显示面板及显示装置

Publications (1)

Publication Number Publication Date
CN115101538A true CN115101538A (zh) 2022-09-23

Family

ID=83295467

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210736928.0A Pending CN115101538A (zh) 2022-06-27 2022-06-27 阵列基板、显示面板及显示装置

Country Status (1)

Country Link
CN (1) CN115101538A (zh)

Similar Documents

Publication Publication Date Title
CN112071882B (zh) 显示基板及其制备方法、显示装置
WO2021227760A1 (zh) 一种显示面板及其制作方法、显示装置
WO2022056907A1 (zh) 显示基板及显示装置
US20230157102A1 (en) Display substrate and display device
US11991910B2 (en) Display substrate and display device
US20210280132A1 (en) Display substrate and display device
CN114093898A (zh) 阵列基板、显示面板及显示装置
US11877482B2 (en) Display substrate and method for manufacturing the same, driving method and display device
US20240087528A1 (en) Display substrate and display device
CN113692649A (zh) 显示基板以及显示装置
JP2023510991A (ja) 表示パネル及びその製作方法、表示装置
US20240172509A1 (en) Display panel and display device
US20240040880A1 (en) Display panel and display device
CN214956890U (zh) 显示基板以及显示装置
US11915634B2 (en) Display substrate and display device
WO2022226845A1 (zh) 显示基板以及显示面板
US20240206226A1 (en) Display substrate and display panel
WO2022041244A1 (zh) 一种显示基板及其制作方法、显示装置
CN115101538A (zh) 阵列基板、显示面板及显示装置
CN115835730B (zh) 显示基板以及显示装置
WO2023230919A1 (zh) 显示基板以及显示装置
WO2023230915A1 (zh) 显示基板以及显示装置
US11837142B2 (en) Array substrate and display device
US20240138211A1 (en) Display substrate and display device
US20240049532A1 (en) Display panel, method for manufacturing same, and display device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination