CN115083362A - 液晶像素电路及其驱动方法、阵列基板 - Google Patents

Abstract

本申请公开了液晶像素电路及其驱动方法、阵列基板，其中，液晶像素电路包括多个以矩阵方式排列的像素单元，每一像素单元耦接相应的栅极线、数据线、第一公共电极线和第二公共电极线，栅极线提供扫描信号，数据线提供数据信号，第一公共电极提供阵列基板公共电压信号，第二公共电极线提供彩膜基板公共电压信号，每一像素单元包括：第一薄膜晶体管；存储电容；第二薄膜晶体管；第三薄膜晶体管；其中，第二薄膜晶体管和第三薄膜晶体管为开关特性相反的薄膜晶体管。通过上述电路，补偿像素电极的馈通电压，改善LCD产品显示画质。

Description

液晶像素电路及其驱动方法、阵列基板

技术领域

本发明涉及显示面板领域，特别是涉及液晶像素电路及其驱动方法、阵列基板。

背景技术

随着显示技术的高速发展，液晶显示技术受到广泛的关注，但是，目前液晶显示面板存在很多技术难点，使得液晶显示产品无法获得广泛应用。

液晶显示器(Liquid Crystal Display，LCD)作为目前市场上的主流显示面板，LCD显示是通过Gate(栅极)信号逐级打开，Data(数据)信号对像素电极进行充电来实现电压驱动的。在栅极信号跳变时，栅极产生的电压降会经由Cgd(寄生电容)馈通到像素电极上，在像素电极上造成一个馈通的电压变化，栅极开启时，数据信号对像素电极开始充电，馈通电压对像素电压无影响，显示无异常，在栅极关闭时，数据信号充电结束，像素电压仅靠Cst(存储电容)维持稳定，此时馈通电压发生压降将像素电压拉低，并一直维持至下一帧栅极开启，像素电压降低将直接影响器件的灰阶显示，使得画面显示偏亮或偏暗。

此外，随着显示产品更新迭代、高穿透、高频、高PPI(像素密度)等产品规格对数据线的充电时间压缩得愈加严苛，从而导致像素电极充电率低，严重影响产品显示效果。

发明内容

本申请主要解决的技术问题是提供一种液晶像素电路及其驱动方法、阵列基板，以补偿像素电极的馈通电压，从而弥补像素充电不足，改善LCD产品显示画质。

为解决上述问题，本申请提供了一种液晶像素电路，所述液晶像素电路包括：多个以矩阵方式排列的像素单元，每一所述像素单元耦接相应的栅极线、数据线、第一公共电极线和第二公共电极线，所述栅极线提供扫描信号，所述数据线提供数据信号，所述第一公共电极提供阵列基板公共电压信号，所述第二公共电极线提供彩膜基板公共电压信号，每一所述像素单元包括：第一薄膜晶体管，具有第一通路端、第二通路端及控制端，所述第一薄膜晶体管的控制端电性耦接至所述栅极线，所述第一薄膜晶体管的第一通路端电性耦接至所述数据线；存储电容，包括第一极板和第二极板，所述存储电容的第一极板电性耦接至所述第一薄膜晶体管的第二通路端；第二薄膜晶体管，具有第一通路端、第二通路端及控制端，所述第二薄膜晶体管的控制端电性耦接至所述栅极线，所述第二薄膜晶体管的第一通路端电性耦接至所述存储电容的第二极板，所述第二薄膜晶体管的第二通路端电性耦接至所述第一公共电极线；第三薄膜晶体管，具有第一通路端、第二通路端及控制端，所述第三薄膜晶体管的电性耦接至所述栅极线，所述第三薄膜晶体管的第一通路端电性耦接至所述存储电容的第二极板，所述第三薄膜晶体管的第二通路端电性耦接至所述第二公共电极线；其中，所述第二薄膜晶体管和所述第三薄膜晶体管为开关特性相反的薄膜晶体管。。

因此，通过第一公共电极线和第二公共电极线改变存储电容的第二极板的电压，以通过存储电容的第二极板的电压改变存储电容的第一极板的电压，进而影响与第一极板连接的像素电极，从而对像素电极充电。

其中，液晶像素电路还包括：液晶电容，包括第一极板和第二极板，所述液晶电容的第一极板电性耦接至所述第二公共电极线，所述液晶电容的第二极板电性耦接至所述第一薄膜晶体管的第二通路端。

因此，液晶像素电路还包括存储液晶电容。

其中，每一所述像素单元还包括一像素电极，所述像素电极与所述存储电容的第一极板电连接。

因此，像素电极与存储电容的第一极板电连接，以通过存储电容的第一极板的电压影响像素电极的电压，进而影响像素的显示。

其中，所述第二薄膜晶体管为PNP型薄膜晶体管，所述第三薄膜晶体管为NPN型薄膜晶体管。

因此，PNP型薄膜晶体管在低电平导通，NPN型薄膜晶体管在高电平导通。

其中，所述第一公共电极线的电压大于所述第二公共电极线的电压。

因此，通过在PNP型薄膜晶体管在低电平时导通，从而通过高于第二公共电极线的第一公共电极线的电压提高存储电容的第二极板的电压，从而通过像素电极的电压，减小馈通电容对像素电极的电压的影响。

本申请还提供一种液晶像素电路的驱动方法，包括：扫描开始时，所述栅极线输入扫描信号，所述扫描信号的上升沿控制所述第一薄膜晶体管和第三薄膜晶体管导通，同时控制所述第二薄膜晶体管截止，使所述数据线通过所述第一薄膜晶体管向所述存储电容的第一极板充电，使所述第二公共电极线通过所述第三薄膜晶体管向所述存储电容的第二极板充电；扫描结束时，所述扫描信号的下降沿控制所述第一薄膜晶体管和所述第三薄膜晶体管截止，同时所述第二薄膜晶体管导通，使所述第一公共电极线向所述存储电容的第二极板充电。

因此，在扫描开始时，通过栅极线控制第一薄膜晶体管和第三薄膜晶体管导通，以对存储电容的极板进行充电，在扫描结束时，通过栅极线控制第二晶体管导通，以对存储电容的第二极板进行充电，从而提高存储电容的第一极板上的电压，以提高与第一极板连接的像素电极的电压。

其中，在扫描阶段，所述存储电容的第一极板和第二极板形成第一电压差；所述扫描阶段为所述扫描开始至所述扫描结束的时间段；在扫描结束阶段，所述存储电容的第一极板和所述第二极板形成第二电压差；所述扫描结束阶段为所述扫描结束至下一次扫描开始的时间段；其中，所述第二电压差大于所述第一电压差，以通过所述第二电压差增加所述像素电极的电压。

因此，通过第二电压差增加存储电容的两端的电压，从而提高扫描结束阶段的像素电极的电压，从而抵消掉馈通电容导致的像素电极降低的电压。

其中，所述数据线在所述扫描阶段呈脉冲波形。

因此，通过数据线在扫描阶段可以是一个脉冲波，也可以是两个脉冲波，也可以是三个脉冲波。

其中，所述扫描开始至下一次所述扫描开始为一个时序周期；所述数据线在相邻两个所述时序周期上的电压的极性相反，所述第一公共电极线在相邻两个所述时序周期上的电压的极性相反。

因此，像素电极是帧极性反转驱动。

本申请还提供一种阵列基板，包括多个矩阵排列的像素单元，每一所述像素单元包括相互垂直的数据线和栅极线，以及与所述栅极线平行的第一公共电极线和第二公共电极线，每一所述像素单元还包括：一像素电极；第一薄膜晶体管，所述第一薄膜晶体管的栅极与所述栅极线连接，源极与所述数据线连接，漏极与所述像素电极连接；互连电极，与所述像素电极相对设置；第二薄膜晶体管，所述第二薄膜晶体管的栅极与所述数据线连接，源极和漏极中的一个与所述第一公共电极线连接，另一个与所述互连电极连接；第三薄膜晶体管，所述第三薄膜晶体管的栅极与所述栅极线连接，源极和漏极中的一个与所述第二公共电极线连接，另一个与所述互连电极连接。

因此，互连电极与像素电极形成的电容，通过互连电极的电压提高像素电极的电压，从而抵消掉馈通电容导致的像素电极降低的电压。

其中，所述第一薄膜晶体管包括：第一栅极，设置于基板的表面，且连接所述栅极线；栅极绝缘层，覆盖于所述第一栅极的表面；第一半导体层，设置于所述栅极绝缘层远离所述第一栅极的表面，且与所述第一栅极相对设置；第一源极，连接所述数据线，设置于所述第一半导体层的一侧，且通过所述栅极绝缘层与所述第一栅极间隔设置；第一漏极，设置于所述第一半导体层的另一侧，且与所述像素电极连接，所述第一漏极与所述第一栅极通过所述栅极绝缘层间隔设置，且与所述第一源极分别位于所述第一栅极的两端；第二薄膜晶体管包括：第二栅极，设置于所述基板的表面，且连接所述栅极线；所述第一公共电极线，设置于所述基板的表面，与所述栅极线平行且间隔设置；栅极绝缘层，覆盖于所述第二栅极和所述第一公共电极线的表面；第二半导体层，设置于所述栅极绝缘层远离所述第二栅极的表面，且与所述第二栅极相对设置；第二源极，设置于所述第二半导体层的一侧，且通过过孔与所述第一公共电极线连接，所述第二源极与所述第二栅极通过所述栅极绝缘层间隔设置；第二漏极，设置于所述第二半导体层的另一侧，且与所述互连电极连接，所述第二漏极与所述第二栅极通过所述栅极绝缘层间隔设置，且与所述第二源极分别位于所述第二栅极的两端；第三薄膜晶体管包括：第三栅极，设置于所述基板的表面，且连接所述栅极线；所述第二公共电极线，设置于所述基板的表面，与所述栅极线平行且间隔设置；栅极绝缘层，覆盖于所述第三栅极和所述第二公共电极线的表面；第三半导体层，设置于所述栅极绝缘层远离所述第三栅极的表面，且与所述第三栅极相对设置；第三源极，设置于所述第三半导体层的一侧，且通过过孔与所述第二公共电极线连接，所述第三源极与所述第三栅极通过所述栅极绝缘层间隔设置；第三漏极，设置于所述第三半导体层的另一侧，且与所述互连电极连接，所述第三漏极与所述第三栅极通过所述栅极绝缘层间隔设置，且与所述第三源极分别位于所述第三栅极的两端。

因此，第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管的结构相同。

其中，所述第一栅极、所述第二栅极以及所述第三栅极均为所述栅极线的一部分，以使所述第一薄膜晶体管、所述第二薄膜晶体管以及所述第三薄膜晶体管设置于所述栅极线上的不同位置。

因此，第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管均由同一条栅极线控制。

其中，所述第一栅极为所述栅极线上的凸起结构，所述第一栅极的宽度大于所述栅极线的宽度。

因此，第一栅极为栅极线上的凸起结构，以提高第一薄膜晶体管的驱动电压。

其中，所述第二半导体为PNP型半导体，所述第三半导体为NPN型半导体。

因此，第二薄膜晶体管和第三薄膜晶体管的导通是由半导体的型号决定。

其中，所述第一公共电极线的电压大于所述第二公共电极线的电压。

因此，通过在PNP型薄膜晶体管在低电平时导通，从而通过高于第二公共电极线的第一公共电极线的电压提高存储电容的第二极板的电压，从而通过像素电极的电压，减小馈通电容对像素电极的电压的影响。

本申请的有益效果是：通过第一公共电极线和第二公共电极线改变存储电容的第二极板在充电和放电时的电压，以通过存储电容的第二极板的电压增加存储电容的第一极板在放电时的电压，进而提高与第一极板连接的像素电极在放电时的电压，从而消除由于馈通电容导致像素电极在放电时减小的电压，降低栅极线跳变时引起像素电极的电压降，以达到补偿像素电极电压的目的，从而弥补由于馈通现象的存在而导致的像素充电不足，并改善LCD产品显示画质。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请液晶像素电路第一实施例的结构示意图；

图2为本申请液晶像素电路的驱动方法第二实施例的结构示意图；

图3为本申请液晶像素电路的驱动方法第二实施例的第一驱动方法的电压波形图；

图4为本申请液晶像素电路的驱动方法第二实施例的第二驱动方法的电压波形图；

图5为本申请阵列基板第三实施例的俯视结构示意图；

图6为本申请阵列基板第三实施例的截面结构示意图。

10像素单元；1/51栅极线；2/52数据线；3/513第一公共电极线；4/514第二公共电极线；101/501像素电极；102/502互连电极；11/511第一薄膜晶体管；12/512第二薄膜晶体管；13/513第三薄膜晶体管；14存储电容；15液晶电容；61基板；5111第一栅极；5112第一半导体层；5113第一源极；5114第一漏极；GI栅极绝缘层；5121第二栅极；5122第二半导体层；5123第二源极；5124第二漏极；5131第三栅极；5132第三半导体层；5133第三源极；5134第三漏极。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上文清楚地表示其他含义，“多种”一般包含至少两种，但是不排除包含至少一种的情况。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

应当理解，本文中使用的术语“包括”、“包含”或者其他任何变化意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

需要说明，若本申请实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的每一个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

本申请提供一种液晶像素电路，具体请参阅图1，图1为本申请液晶像素电路第一实施例的结构示意图。如图1所示，液晶像素电路包括多个以矩阵方式排列的像素单元10，每个像素单元10耦接相应的栅极线1，数据线2，第一公共电极线3以及第二公共电极线4。其中，栅极线1为液晶像素电路提供扫描信号，数据线2提供数据信号，第一公共电极3提供阵列基板上的公共电压信号，第二公共电极线4提供彩膜基板上的公共电压信号。

每一像素单元10还包括：第一薄膜晶体管11、第二薄膜晶体管12、第三薄膜晶体管13、存储电容14以及液晶电容15。

其中，第一薄膜晶体管11具有第一通路端、第二通路端以及控制端，第一薄膜晶体管11的控制端电性耦接至栅极线1，第一薄膜晶体管11的第一通路端电性耦接至数据线2，第一薄膜晶体管11的第二通路端电性耦接至存储电容14。

存储电容14包括第一极板和第二极板，第一极板电性耦接至第一薄膜晶体管11的第二通路端，也与像素单元10的像素电极101耦接。

第二薄膜晶体管12具有第一通路端、第二通路端以及控制端，第二薄膜晶体管12的控制端电性耦接至栅极线1，第二薄膜晶体管12的第一通路端电性耦接至存储电容14的第二极板，第二薄膜晶体管12的第二通路端电性耦接至第一公共电极线3。

第三薄膜晶体管13具有第一通路端、第二通路端以及控制端，第二薄膜晶体管13的控制端电性耦接至栅极线1，第三薄膜晶体管13的第一通路端电性耦接至存储电容14的第二极板，第三薄膜晶体管14的第二通路端电性耦接至第二公共电极线4。

液晶电容15包括第一极板和第二极板，液晶电容15的第一极板电性耦接至第二公共电极线4，液晶电容15的第二极板电性耦接至第一薄膜晶体管11的第二通路端。

其中，每一像素单元10还包括一像素电极101，像素电极101与存储电容14的第一极板电性连接。当存储电容14的第二极板的电压增加时，与存储电容14的第一极板连接的像素电极101的电压也增加。像素电极101与第一薄膜晶体管11的第二通路端连接，以通过第一薄膜晶体管11控制驱动。

在本实施例中，第二薄膜晶体管12为PNP型薄膜晶体管，第三薄膜晶体管13为NPN型薄膜晶体管。其中，PNP型薄膜晶体管在低电平导通，NPN型薄膜晶体管在高电平导通，从而使第二薄膜晶体管12在栅极线1向低电平跳变时导通第一公共电极线3与存储电容14的第二极板，以通过存储电容14的第二极板改变像素电极101在栅极线1向低电平跳变时的跳变电压。

在本实施例中，第一公共电极线3的电压大于第二公共电极线4的电压。通过第二薄膜晶体管12在栅极线1向低电平跳变时导通第一公共电极线3与存储电容14的第二极板，从而通过第一公共电极线3的电压提高存储电容14的第二极板的电压，以通过存储电容14的第二极板的电压提高像素电极101在栅极线1向低电平跳变时的电压，以消除像素电极101由于馈通电容导致降低的电压。

需要说明的是，馈通电容如图1中虚线所示，馈通电容是指栅极线1与像素电极101形成的电容，在栅极线1跳变时，由于馈通电容的存储导致像素电极101上的电压会随之发生压降。

在本实施例中，每一像素单元10还包括一互连电极102，互连电极102与存储电极14的第二极板连接。具体地，第二薄膜晶体管12的第一通路端与互连电极102连接，第三薄膜晶体管13的第一通路端与互连电极102连接，其中互连电极102与像素电极101形成存储电容14的一部分，以通过互连电极102的电压影响像素电极101的电压，从而减小像素电极101在栅极线1跳变时的压降。

本实施例的有益效果是：通过第一公共电极线和第二公共电极线改变存储电容的第二极板在充电和放电时的电压，以通过存储电容的第二极板的电压增加存储电容的第一极板在放电时的电压，进而提高与第一极板连接的像素电极在放电时的电压，从而消除由于馈通电容导致像素电极在放电时减小的电压，降低栅极线跳变时引起像素电极的电压降，以达到补偿像素电极电压的目的，从而弥补由于馈通现象的存在而导致的像素充电不足，并改善LCD产品显示画质。

本申请还提供一种液晶像素电路的驱动方法，具体请参阅图2，图2为本申请液晶像素电路的驱动方法第二实施例的结构示意图。其中，液晶像素电路的电路结构连接关系如第一实施例所述，在此不作赘述。如图2所示，驱动方法包括：

扫描开始时，栅极线1输入扫描信号，扫描信号的上升沿控制第一薄膜晶体管11和第三薄膜晶体管13导通，同时控制第二薄膜晶体管12截止，从而使数据线2通过第一薄膜晶体管11向存储电容14的第一极板充电，使第二公共电极线4通过第三薄膜晶体管13向存储电容14的第二极板充电。其中，第二公共电极线4的电压为参考电压，第二公共电极线4的电压恒定不变。具体如图2中a所示，其中箭头表示导通以及导通方向，×表示不导通。

扫描结束时，扫描信号的下降沿控制第一薄膜晶体管11的第三薄膜晶体管13截止，同时控制第二薄膜晶体管12导通，使第一公共电极线3向存储电容的第二极板充电。具体如图2中b所示，第二薄膜晶体管12导通，第一薄膜晶体管11的第三薄膜晶体管13都不导通。

进一步地，请参阅图3，图3为本申请液晶像素电路的驱动方法第二实施例的第一驱动方法的电压波形图。如图3所示，包括第二公共电极线4的电压波形图，第一公共电极线3的电压波形图，栅极线1的电压波形图，数据线2的电压波形图，像素电极101的电压波形图，以及互连电极102的电压波形图。

其中，在扫描开始时，栅极线1的扫描电压上升，称为上升沿，扫描电压的上升沿控制第一薄膜晶体管和第三薄膜晶体管导通。数据线2的数据电压也上升，数据电压开始对像素电极101开始写入电压。第一公共电极线3的电压恒定，第二公共电极线4的电压也恒定，且第一公共电极线3的电压与第二公共电极线4的电压不同。像素电极101的电压开始升高。互连电极102写入第二公共电极线4的电压。

扫描阶段，栅极线1的电压保持恒定，数据线2的数据电压呈脉冲波形变化，其中，数据线2的脉冲波形可以是一个，也可以是两个，也可以使三个。数据线2的电压上升，像素电极101充电，数据线2的电压下降，像素电极101放电，数据线2的数据电压控制像素电极101的充电量。在本实施例中，数据线2的脉冲波形为两个。像素电极101的电压在高数据电压的影响下随时间而升高，在低数据电压的影响下随时间而降低，在数据线的第二个脉冲波下又随时间而升高。第一公共电极线3和第二公共电极线4的电压恒定，互连电极102的电压保持恒定，像素电极101的电压随数据线2的电压而呈波形变化。

扫描结束时，栅极线1的电压下降，称为下降沿，数据线2的电压也下降，第一公共电极线3和第二公共电极线4的电压恒定，像素电极101的充电电压达到a点，互连电极102的电压随着第三薄膜晶体管的截止和第二薄膜晶体管的导通达到与第一公共电极线3共电压，完成从与第二公共电极线4到与第一公共电极线3的耦接电压的跳变，互连电极102的电压由与第二公共电极4耦接的电压升高至与第一公共电极3耦接的电压。

扫描结束阶段，栅极线1、数据线2的电压归零且恒定。第一公共电极线3和第二公共电极线4的电压恒定、且不相同。互连电极102的电压恒定、且高于扫描阶段的电压。像素电极101由于互连电极102在扫描结束时的跳变电压，使得像素电极101的电压继续充电而达到b点。

在本实施例中，扫描阶段是指扫描开始至扫描结束之间的时间段，扫描结束阶段是指扫描结束至下一次扫描开始之间的时间段。

其中，像素电极101和互连电极102形成存储电容的第一极板和第二极板。

在本实施例中，在扫描阶段，存储电容的第一极板和第二极板形成第一电压差；在扫描结束阶段，存储电容的第一极板和第二极板形成第二电压差。其中，第二电压差大于第一电压差，以通过增加存储电容在扫描结束阶段时的电压差，增加像素电极在扫描结束阶段时的电压，从而消除馈电电容导致的像素电极充电不足的现象。

本申请还提供第二种驱动方法的电压波形图，具体请参阅图4，图4为本申请液晶像素电路的驱动方法第二实施例的第二驱动方法的电压波形图。如图4所示：

在扫描开始时，栅极线1的扫描电压上升。数据线2的数据电压上升。第一公共电极线3的电压恒定，第二公共电极线4的电压也恒定，且第一公共电极线3的电压和第二公共电极线4的电压不同，像素电极101的电压开始升高。互连电极102写入第二公共电极线4的电压。

扫描阶段，栅极线1的电压保持恒定。数据线2的电压为1个脉冲波。在其它实施例中，也可以为多个脉冲波，在此不作限定。第一公共电极线3和第二公共电极线4的电压恒定。互连电极102的电压保持在与第二公共电极线3耦合的电压恒定。像素电极101的电压在数据线2的影响下随时间上升。

扫描结束时，栅极线1的电压下降归零。数据线2的电压也下降归零。第一公共电极3和第二公共电极线4的电压恒定。像素电极101的充电电压达到a点。互连电极102的电压从与第二公共电极4耦接的电压跳变至与第一公共电极3耦接的电压。

扫描结束阶段，栅极线1和数据线2的电压恒定。第一公共电极线3和第二公共电极线4的电压恒定。像素电极101的电压由a点上升至b点。互连电极102的电压恒定、且高于扫描阶段的电压。

在下一次扫描开始时，第二公共电极线4的电压保持恒定。第一公共电极线3的向负电压跳变，使像素电极101呈反向充电。其中，负电压是指相对于第二公共电极线4的电压低的电位。栅极线1的电压向负电压跳变。数据线2的电压也向负电压呈波形跳变。互连电极102的电压向正电压跳变。像素电极101向负电压方向充电。

在本实施例中，在扫描阶段的存储电容的第一极板和第二极板形成的第一电压差小于在扫描结束阶段的存储电容的第一极板和第二极板形成的第二电压差。

其中，扫描开始至下一次扫描开始为一个时序周期。数据线2在相邻两个时序周期上的电压的极性相反，第一公共电极线3在相邻两个时序周期上的电压也极性相反。使像素电极101在相邻两个时序周期上的电压极性相反，从而实现帧反转，以控制液晶偏转显示亮度。

本实施例的有益效果是：在扫描开始时，通过栅极线的扫描电压的上升沿控制第一薄膜晶体管和第三薄膜晶体管导通，同时控制第二薄膜晶体管截止，从而使数据线通过第一薄膜晶体管向存储电容的第一极板充电，使第二公共电极线通过第三薄膜晶体管向存储电容的第二极板充电；在扫描结束时，通过栅极线的扫描信号的下降沿控制第一薄膜晶体管的第三薄膜晶体管截止，同时控制第二薄膜晶体管导通，从而使第一公共电极线向存储电容的第二极板充电。通过第一公共电极线在扫描结束时提高存储电容的第二极板的电压，并通过存储电容的电荷原理，进而提高与存储电容第一极板连接的像素电极的电压，从而补偿像素电极在栅极线关闭时损耗的馈通电压，以弥补像素充电不足，进而改进显示面板的显示画质。

本申请还提供一种阵列基板，具体请参阅图5，图5为本申请阵列基板第三实施例的俯视结构示意图。如图5所示，阵列基板包括多个矩阵排列的像素单元，每一像素单元包括相互垂直的数据线52和栅极线51，以及与栅极线51平行且间隔设置的第一公共电极线53和第二公共电极线54。每一像素单元还包括一个像素电极501，第一薄膜晶体管511，第二薄膜晶体管512，第三薄膜晶体管512以及互连电极502。

其中，第一薄膜晶体管511的栅极与栅极线51连接，源极与数据线52连接，漏极与像素电极501连接。通过栅极线51控制第一薄膜晶体管511的源极和漏极导通，从而控制数据线52向像素电极501充电。

第二薄膜晶体管512的栅极与栅极线51连接，源极和漏极中的一个与第一公共电极线53连接，另一个与互连电极502连接。通过栅极线51控制第一公共电极线53和互连电极502的导通，从而对互连电极502充第一电压的电。

第三薄膜晶体管513的栅极与栅极线51连接，源极和漏极中的一个与第二公共电极线54连接，另一个与互连电极502连接。通过栅极线51控制第二公共电极线54和互连电极502的导通，从而对互连电极502充第二电压的电。

需要说明的是，栅极对应第一实施例的控制端，源极和漏极对应第一实施例的第一通路端和第二通路端。栅极线51和数据线52设置于阵列基板的不同层，且垂直交叠设置。其中，第一公共电极线53和第二公共电极线54与栅极线51设置于同一层，且平行不相交设置。第一公共电极线53、第二公共电极线54、栅极线51以及数据线52均为金属导线。

具体地请参阅图6，图6为本申请阵列基板第三实施例的截面结构示意图，具体为图5中阵列基板的截面结构示意图。如图6所示，阵列基板包括基板61，第一薄膜晶体管511、第二薄膜晶体管512以及第三薄膜晶体管513均设置于基板61上。

第一薄膜晶体管511包括第一栅极5111，设置于基板61的表面，且连接栅极线51。栅极绝缘层GI，覆盖于第一栅极5111的表面。第一半导体层5112，设置于栅极绝缘层GI远离第一栅极5111的表面，且与第一栅极5111相对设置。第一源极5113，连接数据线52，设置于第一半导体层5112的一侧，且通过栅极绝缘层GI与第一栅极5111间隔设置。第一漏极5114，设置于第一半导体层5112的另一侧，与第一源极5113相对设置，且与像素电极501连接，第一漏极5114与第一栅极5111通过栅极绝缘层GI间隔设置，且与第一源极5113分别位于第一栅极5111的两端。第一薄膜晶体管511为驱动薄膜晶体管，用于驱动数据线52向像素电极501充电。

第二薄膜晶体管512包括：第二栅极5121，设置于基板61的表面，且连接栅极线51。第一公共电极线53设置于基板61的表面，且与栅极线51平行且间隔设置，也与第二栅极5121平行且间隔设置。栅极绝缘层GI，覆盖于第二栅极5121和第一公共电极线53的表面。第二半导体层5122，设置于栅极绝缘层GI远离第二栅极5121的表面，且与第二栅极5121相对设置。第二源极5123，设置于第二半导体层5122的一侧，且通过过孔与第一公共电极线53连接，第二源极5123与第二栅极5121通过栅极绝缘层GI间隔设置。第二漏极5124，设置于第二半导体层5122的另一侧，且与互连电极502连接，第二漏极5124与第二栅极5121通过栅极绝缘层GI间隔设置，且与第二源极5123分别位于第二栅极5121的两端。栅极线51控制第二薄膜晶体管512的源极和漏极导通，从而控制第一公共电极线53与互连电极502的导通。

第三薄膜晶体管513包括：第三栅极5131，设置于基板61的表面，且连接栅极线51。第二公共电极线54设置于基板61的表面，且与栅极线51平行且间隔设置，也与第三栅极5131平行且间隔设置。栅极绝缘层GI，覆盖于第三栅极5131和第二公共电极线54的表面。第三半导体层5132，设置于栅极绝缘层GI远离第三栅极5131的表面，且与第三栅极5131相对设置。第三源极5133，设置于第三半导体层5132的一侧，且通过过孔与第二公共电极线54连接，第三源极5133与第三栅极5131通过栅极绝缘层GI间隔设置。第三漏极5134，设置于第三半导体层5132的另一侧，且与互连电极502连接，第三漏极5134与第三栅极5131通过栅极绝缘层GI间隔设置，且与第三源极5133分别位于第三栅极5131的两端。栅极线51控制第三薄膜晶体管513的源极和漏极导通，从而控制第二公共电极线54与互连电极502的导通。

在一实施方式中，第一栅极5111、第二栅极5121和第三栅极5131为栅极线51的一部分，以使第一薄膜晶体管511、第二薄膜晶体管512以及第三薄膜晶体管513设置于栅极线51上的不同位置。第一栅极5111、第二栅极5121和第三栅极5131平行且间隔设置，以使第一薄膜晶体管511、第二薄膜晶体管512以及第三薄膜晶体管513平行且间隔设置于栅极线51上的不同位置。

在本实施例中，第二栅极5121和第三栅极5131为栅极线51的一部分，以使第二薄膜晶体管512和第三薄膜晶体管513设置于栅极线51上。第一栅极5111为栅极线上的凸起结构，第一栅极5111的宽度大于栅极线51的宽度，从而提高第一薄膜晶体管511的第一栅极5111的驱动力。

在本实施例中，第二半导体5122为PNP型半导体，第三半导体5132为NPN型半导体。从而使第三半导体5132在栅极线51的高电平驱动下导通，以对互连电极502充第二公共电极线54的电压，使第二半导体5132在栅极线51的低电平驱动下导通，以对互连电极502充第一公共电极线53的电压。

在本实施例中，第一公共电极线53的电压大于第二公共电极线54的电压。从而使互连电极502在栅极线51电压降低时充得第一公共电极线53的电压，以进一步提高互连电极502的电压。

在本实施例中，互连电极502与像素电极501形成电容，通过改变互连电极502上的电压来改变像素电极501的电压。其中，互连电极502为一块金属极板。

在本实施例中，像素电极501还和第一公共电极线53形成存储电容。第一公共电极线53设置于像素的边缘，即设置于像素电极501发光区的边缘。像素电极501为透明电极，ITO材质。

像素电极501还与第二公共电极线53形成液晶电容。其中，第二公共电极线53在阵列基板的边缘通过过孔与彩膜基板上的透明电极连接，与彩膜基板上的透明电极共电压，为彩膜基板提供公共电压信号。

本实施例的有益效果是：通过互连电极与像素电极相对设置形成一电容，进而通过该电容的下极板(互连电极)对上极板的像素电极的电压进行调节。具体地，通过在栅极线关闭时，通过第一公共电极线提高互连电极的电压，进而通过互连电极的电压提高像素电极的电压，从而补偿像素电极在栅极线关闭时损耗的馈通电压，以弥补像素充电不足，进而改进显示面板的显示画质。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (15)

1.一种液晶像素电路，其特征在于，包括：多个以矩阵方式排列的像素单元，每一所述像素单元耦接相应的栅极线、数据线、第一公共电极线和第二公共电极线，所述栅极线提供扫描信号，所述数据线提供数据信号，所述第一公共电极提供阵列基板公共电压信号，所述第二公共电极线提供彩膜基板公共电压信号，每一所述像素单元包括：

第一薄膜晶体管，具有第一通路端、第二通路端及控制端，所述第一薄膜晶体管的控制端电性耦接至所述栅极线，所述第一薄膜晶体管的第一通路端电性耦接至所述数据线；

存储电容，包括第一极板和第二极板，所述存储电容的第一极板电性耦接至所述第一薄膜晶体管的第二通路端；

第二薄膜晶体管，具有第一通路端、第二通路端及控制端，所述第二薄膜晶体管的控制端电性耦接至所述栅极线，所述第二薄膜晶体管的第一通路端电性耦接至所述存储电容的第二极板，所述第二薄膜晶体管的第二通路端电性耦接至所述第一公共电极线；

第三薄膜晶体管，具有第一通路端、第二通路端及控制端，所述第三薄膜晶体管的控制端电性耦接至所述栅极线，所述第三薄膜晶体管的第一通路端电性耦接至所述存储电容的第二极板，所述第三薄膜晶体管的第二通路端电性耦接至所述第二公共电极线；

其中，所述第二薄膜晶体管和所述第三薄膜晶体管为开关特性相反的薄膜晶体管。

2.根据权利要求1所述的液晶像素电路，其特征在于，还包括：

液晶电容，包括第一极板和第二极板，所述液晶电容的第一极板电性耦接至所述第二公共电极线，所述液晶电容的第二极板电性耦接至所述第一薄膜晶体管的第二通路端。

3.根据权利要求1所述的液晶像素电路，其特征在于，每一所述像素单元还包括一像素电极，所述像素电极与所述存储电容的第一极板电连接。

4.根据权利要求1所述的液晶像素电路，其特征在于，所述第二薄膜晶体管为PNP型薄膜晶体管，所述第三薄膜晶体管为NPN型薄膜晶体管。

5.根据权利要求4所述的液晶像素电路，其特征在于，所述第一公共电极线的电压大于所述第二公共电极线的电压。

6.一种如权利要求1-5任一项所述液晶像素电路的驱动方法，其特征在于，包括：

扫描开始时，所述栅极线输入扫描信号，所述扫描信号的上升沿控制所述第一薄膜晶体管和第三薄膜晶体管导通，同时控制所述第二薄膜晶体管截止，使所述数据线通过所述第一薄膜晶体管向所述存储电容的第一极板充电，使所述第二公共电极线通过所述第三薄膜晶体管向所述存储电容的第二极板充电；

扫描结束时，所述扫描信号的下降沿控制所述第一薄膜晶体管和所述第三薄膜晶体管截止，同时控制所述第二薄膜晶体管导通，使所述第一公共电极线向所述存储电容的第二极板充电。

7.根据权利要求6所述的驱动方法，其特征在于，

在扫描阶段，所述存储电容的第一极板和第二极板形成第一电压差；所述扫描阶段为所述扫描开始至所述扫描结束的时间段；

在扫描结束阶段，所述存储电容的第一极板和所述第二极板形成第二电压差；所述扫描结束阶段为所述扫描结束至下一次扫描开始的时间段；

其中，所述第二电压差大于所述第一电压差，以通过所述第二电压差增加所述像素电极的电压。

8.根据权利要求7所述的驱动方法，其特征在于，所述数据线在所述扫描阶段呈脉冲波形。

9.根据权利要求7所述的驱动方法，其特征在于，所述扫描开始至下一次所述扫描开始为一个时序周期；

所述数据线在相邻两个所述时序周期上的电压的极性相反，所述第一公共电极线在相邻两个所述时序周期上的电压的极性相反。

10.一种阵列基板，其特征在于，包括多个矩阵排列的像素单元，每一所述像素单元包括相互垂直的数据线和栅极线，以及与所述栅极线平行的第一公共电极线和第二公共电极线，每一所述像素单元还包括：

一像素电极；

第一薄膜晶体管，所述第一薄膜晶体管的栅极与所述栅极线连接，源极与所述数据线连接，漏极与所述像素电极连接；

互连电极，与所述像素电极相对设置；

第二薄膜晶体管，所述第二薄膜晶体管的栅极与所述栅极线连接，源极和漏极中的一个与所述第一公共电极线连接，另一个与所述互连电极连接；

第三薄膜晶体管，所述第三薄膜晶体管的栅极与所述栅极线连接，源极和漏极中的一个与所述第二公共电极线连接，另一个与所述互连电极连接。

11.根据权利要求10所述的阵列基板，其特征在于，所述第一薄膜晶体管包括：

第一栅极，设置于基板的表面，且连接所述栅极线；

栅极绝缘层，覆盖于所述第一栅极的表面；

第一半导体层，设置于所述栅极绝缘层远离所述第一栅极的表面，且与所述第一栅极相对设置；

第一源极，连接所述数据线，设置于所述第一半导体层的一侧，且通过所述栅极绝缘层与所述第一栅极间隔设置；

第一漏极，设置于所述第一半导体层的另一侧，且与所述像素电极连接，所述第一漏极与所述第一栅极通过所述栅极绝缘层间隔设置，且与所述第一源极分别位于所述第一栅极的两端；

第二薄膜晶体管包括：

第二栅极，设置于所述基板的表面，且连接所述栅极线；

所述第一公共电极线，设置于所述基板的表面，与所述栅极线平行且间隔设置；

栅极绝缘层，覆盖于所述第二栅极和所述第一公共电极线的表面；

第二半导体层，设置于所述栅极绝缘层远离所述第二栅极的表面，且与所述第二栅极相对设置；

第二源极，设置于所述第二半导体层的一侧，且通过过孔与所述第一公共电极线连接，所述第二源极与所述第二栅极通过所述栅极绝缘层间隔设置；

第二漏极，设置于所述第二半导体层的另一侧，且与所述互连电极连接，所述第二漏极与所述第二栅极通过所述栅极绝缘层间隔设置，且与所述第二源极分别位于所述第二栅极的两端；

第三薄膜晶体管包括：

第三栅极，设置于所述基板的表面，且连接所述栅极线；

所述第二公共电极线，设置于所述基板的表面，与所述栅极线平行且间隔设置；

栅极绝缘层，覆盖于所述第三栅极和所述第二公共电极线的表面；

第三半导体层，设置于所述栅极绝缘层远离所述第三栅极的表面，且与所述第三栅极相对设置；

第三源极，设置于所述第三半导体层的一侧，且通过过孔与所述第二公共电极线连接，所述第三源极与所述第三栅极通过所述栅极绝缘层间隔设置；

第三漏极，设置于所述第三半导体层的另一侧，且与所述互连电极连接，所述第三漏极与所述第三栅极通过所述栅极绝缘层间隔设置，且与所述第三源极分别位于所述第三栅极的两端。

12.根据权利要求11所述的阵列基板，其特征在于，所述第一栅极、所述第二栅极以及所述第三栅极均为所述栅极线的一部分，以使所述第一薄膜晶体管、所述第二薄膜晶体管以及所述第三薄膜晶体管设置于所述栅极线上的不同位置。

13.根据权利要求11所述的阵列基板，其特征在于，所述第一栅极为所述栅极线上的凸起结构，所述第一栅极的宽度大于所述栅极线的宽度。

14.根据权利要求11所述的阵列基板，其特征在于，所述第二半导体为PNP型半导体，所述第三半导体为NPN型半导体。

15.根据权利要求14所述的阵列基板，其特征在于，所述第一公共电极线的电压大于所述第二公共电极线的电压。

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