CN115064540A - 半导体结构、存储结构及其制备方法 - Google Patents

半导体结构、存储结构及其制备方法 Download PDF

Info

Publication number
CN115064540A
CN115064540A CN202210681001.1A CN202210681001A CN115064540A CN 115064540 A CN115064540 A CN 115064540A CN 202210681001 A CN202210681001 A CN 202210681001A CN 115064540 A CN115064540 A CN 115064540A
Authority
CN
China
Prior art keywords
layer
active
structures
bit line
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210681001.1A
Other languages
English (en)
Inventor
邵光速
肖德元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210681001.1A priority Critical patent/CN115064540A/zh
Priority to US17/899,631 priority patent/US20220415898A1/en
Publication of CN115064540A publication Critical patent/CN115064540A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及一种半导体结构、存储结构及其制备方法。半导体结构包括：衬底，衬底上具有隔离层，隔离层内具有位线结构；位线结构至少部分暴露于隔离层；有源区结构，有源区结构包括有源柱及应力层，有源柱位于位线结构上，应力层包覆有源柱裸露的表面；有源区结构包括第一连接端、第二连接端及位于第一连接端与第二连接端之间的沟道区域，第一连接端与位线结构电连接；字线结构，字线结构包覆于沟道区域外围。通过在有源柱的外围设置有包覆有源柱的应力层，通过引入应力，可以大大增加有源柱的电子迁移率，从而提高半导体结构的性能。

Description

半导体结构、存储结构及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构、存储结构及其制备方法。
背景技术
随着半导体技术的发展，三维存储结构由于相较于二维存储结构具有更高的单位面积存储密度，而被市场广泛关注，使用者对三维存储结构的性能要求也不断提高。
三维存储结构中的VGAA(Vertical Gate-all-around，垂直全包围栅极)对于整个三维存储结构的性能有着较大的影响。然而，现有的VGAA一般采用硅柱作为有源柱，在有源柱的沟道区域外围形成环绕沟道区域的栅极字线；但现有的VGAA的有源柱内电子迁移率较低，从而导致器件性能较差。
发明内容
基于此，有必要针对现有技术中的位线结构的电子积累较多及漏极与位线之间接触不良导致电子迁移率较低的问题，提供一种半导体结构、存储结构及其制备方法。
为了实现上述目的，第一方面，本发明提供了一种半导体结构，包括：
衬底，所述衬底上具有隔离层，所述隔离层内具有位线结构；所述位线结构至少部分暴露于所述隔离层；
有源区结构，所述有源区结构包括有源柱及应力层，所述有源柱位于所述位线结构上，所述应力层包覆所述有源柱裸露的表面；所述有源区结构包括第一连接端、第二连接端及位于所述第一连接端与所述第二连接端之间的沟道区域，所述第一连接端与所述位线结构电连接；
字线结构，所述字线结构包覆于所述沟道区域外围。
在其中一个实施例中，所述有源柱嵌入所述位线结构内。
在其中一个实施例中，所述有源区结构呈多行多列排布，所述隔离层内具有多条所述位线结构，多条所述位线结构平行间隔排布，并沿所述有源区结构的行方向延伸；所述字线结构的数量为多条，多条所述字线结构平行间隔排布，并沿所述有源区结构的列方向延伸，各所述字线结构均包覆位于同一列的所述有源区结构的所述沟道区域。
在其中一个实施例中，所述半导体结构还包括绝缘介质层，所述绝缘介质层位于相邻所述字线结构之间，且填满所述有源区结构之间的间隙。
在其中一个实施例中，所述绝缘介质层包括：
连接端介质层，覆盖所述第一连接端外围及所述第二连接端外围；
填充介质层，位于所述连接端介质层外围及所述字线结构外围。
在其中一个实施例中，所述有源柱包括锗硅柱，所述应力层包括硅层。
第二方面，本发明还提供了一种半导体结构的制备方法，包括：
提供衬底；
于所述衬底的表面形成隔离层；
于所述隔离层内形成位线结构；
于所述位线结构上形成有源区结构，所述有源区结构包括有源柱及应力层，所述有源柱位于所述位线结构上，所述应力层包覆所述有源柱裸露的表面；所述有源区结构包括第一连接端、第二连接端及位于所述第一连接端与所述第二连接端之间的沟道区域，所述第一连接端与所述位线结构电连接；
于所述沟道区域外围形成字线结构。
在其中一个实施例中，所述于所述隔离层内形成位线结构包括：
于所述隔离层内形成位线沟槽；
于所述位线沟槽内形成所述位线结构。
在其中一个实施例中，所述于所述位线结构上形成有源区结构包括：
于所述隔离层形成有所述位线结构的表面键合牺牲衬底；
于所述牺牲衬底内形成有源区通孔，所述有源区通孔暴露出所述位线结构；
于所述有源区通孔内形成所述有源柱；
去除所述牺牲衬底；
于所述有源柱裸露的表面形成所述应力层，所述应力层与所述有源柱共同构成所述有源区结构。
在其中一个实施例中，所述有源区通孔沿厚度方向贯穿所述牺牲衬底，并延伸至所述位线结构内；所述有源柱嵌入所述位线结构内。
在其中一个实施例中，于所述有源区通孔内形成锗硅柱作为所述有源柱，于所述有源柱裸露的表面形成硅层作为所述应力层。
在其中一个实施例中，所述牺牲衬底内形成多个有源区通孔，所述有源区通孔沿多行多列排布；于各所述有源区通孔内均形成所述有源柱；形成所述应力层后，得到多个所述有源区结构，所述有源区结构呈多行多列排布；所述隔离层内形成多条所述位线结构，多条所述位线结构平行间隔排布，并沿所述有源区结构的行方向延伸。
在其中一个实施例中，于所述沟道区域外围形成字线结构的同时，还于所述第一连接端外围及所述第二连接端外围形成连接端介质层；所述于所述沟道区域外围形成字线结构，于所述第一连接端外围及所述第二连接端外围形成连接端介质层包括：
于所述隔离层形成有所述位线结构的表面形成第一介质材料层，所述第一介质材料层填满相邻所述第一连接端之间的间隙；
于所述第一介质材料层的表面形成字线材料层，所述字线材料层填满相邻所述沟道区域之间的间隙；
于所述字线材料层的表面形成第二介质材料层，所述第二介质材料层填满相邻所述第二连接端之间的间隙；
刻蚀所述第二介质材料层、所述字线材料层及所述第一介质材料层，于相邻列所述有源区结构之间形成沿所述有源区结构的列方向延伸的隔离槽，以得到所述连接端介质层及多条沿所述有源区结构的列方向延伸的所述字线结构，各所述字线结构均包覆位于同一列的所述有源区结构的所述沟道区域。
在其中一个实施例中，形成所述隔离槽之后，还包括：
于所述隔离槽内形成填充介质层，所述填充介质层填满所述隔离槽。
第三方面，本发明提供了一种存储结构，包括：
上述任一项方案所述的半导体结构；
存储节点结构，位于所述有源区结构远离所述衬底的表面；
电容器，位于所述存储节点结构远离所述有源区结构的表面。
在其中一个实施例中，所述有源区结构、所述存储节点结构及所述电容器的数量均为多个；所述存储节点结构与所述有源区结构一一对应设置；所述电容器与所述存储节点结构一一对应设置。
第四方面，本发明提供一种存储结构的制备方法，包括：
采用上述任一项方案所述的半导体结构的制备方法制备所述半导体结构；
于所述有源区结构远离所述衬底的表面形成存储节点结构；
于所述存储节点结构远离所述有源区结构的表面形成电容器。
在其中一个实施例中，所述有源区结构、所述存储节点结构及所述电容器的数量均为多个；所述存储节点结构与所述有源区结构一一对应设置；所述电容器与所述存储节点结构一一对应设置。
本发明的半导体结构及其制备方法具有如下有益效果：
本发明的半导体结构，包括衬底、隔离层、有源区结构和字线结构，隔离层内具有位线结构，有源区结构包括有源柱及应力层，有源柱位于位线结构上，应力层包覆有源柱裸露的表面；通过在有源柱的外围设置有包覆有源柱的应力层，通过引入应力，可以大大增加有源柱的电子迁移率，从而提高半导体结构的性能。
本发明的半导体结构的制备方法，通过在有源柱的外围形成包覆有源柱的应力层，通过引入应力，可以大大增加有源柱的电子迁移率，从而提高半导体结构的性能。
本发明的存储结构中的半导体结构，通过在有源柱的外围设置有包覆有源柱的应力层，通过引入应力，可以大大增加有源柱的电子迁移率，从而提高存储结构的性能。
本发明的存储结构的制备方法中的半导体结构，通过在有源柱的外围形成包覆有源柱的应力层，通过引入应力，可以大大增加有源柱的电子迁移率，从而提高存储结构的性能。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程图；
图2为一实施例中提供的半导体结构的制备方法中步骤S11所得结构的立体结构示意图；
图3为一实施例中提供的半导体结构的制备方法中步骤S12所得结构的立体结构示意图；
图4为一实施例中提供的半导体结构的制备方法中步骤S13于衬底内形成位线结构的流程图；
图5为一实施例中提供的半导体结构的制备方法中步骤S131所得结构的立体结构示意图；
图6为一实施例中提供的半导体结构的制备方法中步骤S132所得结构的立体结构示意图；
图7为一实施例中提供的半导体结构的制备方法中步骤S14于位线结构上形成有源区结构的流程图；
图8为一实施例中提供的半导体结构的制备方法中步骤S141所得结构的立体结构示意图；
图9为一实施例中提供的半导体结构的制备方法中步骤S142所得结构的立体结构示意图；
图10为一实施例中提供的半导体结构的制备方法中步骤S143所得结构的立体结构示意图；
图11为一实施例中提供的半导体结构的制备方法中步骤S144所得结构的立体结构示意图；
图12为一实施例中提供的半导体结构的制备方法中步骤S145所得结构的立体结构示意图；
图13为一实施例中提供的半导体结构的制备方法中于应力层裸露的表面形成栅氧层所得结构的立体结构示意图；
图14为一实施例中提供的半导体结构的制备方法中步骤S15所得结构的立体结构示意图；
图15为一实施例中提供的半导体结构的制备方法中于沟道区域外围形成字线结构，于第一连接端外围及第二连接端外围形成连接端介质层的流程图；
图16为一实施例中提供的半导体结构的制备方法中步骤S161所得结构的立体结构示意图；
图17为一实施例中提供的半导体结构的制备方法中步骤S162所得结构的立体结构示意图；
图18为一实施例中提供的半导体结构的制备方法中步骤S163所得结构的立体结构示意图；
图19为一实施例中提供的半导体结构的制备方法中步骤S164所得结构的立体结构示意图；
图20为一实施例中提供的半导体结构的制备方法中于隔离槽内形成填充介质层，填充介质层填满隔离槽所得结构的立体结构示意图；
图21为一实施例中提供的半导体结构的立体结构示意图；
图22为另一实施例中提供的半导体结构的立体结构示意图；
图23为一实施例中提供的存储结构的制备方法的流程图；
图24为一实施例中提供的存储结构的制备方法中步骤S232所得结构的立体结构示意图；
图25为一实施例中提供的存储结构的制备方法中步骤S233所得结构的立体结构示意图；
图26为一实施例中提供的存储结构的立体结构示意图。
附图标记说明：
11、衬底；12、隔离层；13、位线沟槽；2、位线结构；30、有源区通孔；31、有源柱；32、应力层；33、第一连接端；34、第二连接端；36、牺牲衬底；4、字线结构；41、字线材料层；5、栅氧层；6、连接端介质层；61、第一介质材料层；7、连接端介质层；71、第二介质材料层；8、隔离槽；9、填充介质层；200、存储节点结构；300、电容器。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
随着半导体技术的发展，三维存储结构由于相较于二维存储结构具有更高的单位面积存储密度，而被市场广泛关注，使用者对三维存储结构的性能要求也不断提高。然而，现有的三维存储器结构由于结构本身的设计问题较大或制备过程中造成的负面影响，使得现有的三维存储器结构的位线结构的电子积累较多，或漏极与位线之间接触不良导致电子迁移率较低，进而导致器件失效。
基于此，有必要针对现有技术中的位线结构的电子积累较多及漏极与位线之间接触不良导致电子迁移率较低的问题，提供一种半导体结构、存储结构及其制备方法。
为了实现上述目的，本发明提供了一种半导体结构的制备方法，如图1所示，半导体结构的制备方法包括如下步骤：
S11：提供衬底；
S12：于衬底的表面形成隔离层；
S13：于隔离层内形成位线结构；
S14：于位线结构上形成有源区结构，有源区结构包括有源柱及应力层，有源柱位于位线结构上，应力层包覆有源柱裸露的表面；有源区结构包括第一连接端、第二连接端及位于第一连接端与第二连接端之间的沟道区域，第一连接端与位线结构电连接；
S15：于沟道区域外围形成字线结构。
在上述示例中，本发明的半导体结构的制备方法，通过在有源柱31的外围形成包覆有源柱31的应力层32，通过引入有应力，可以大大增加有源柱31的电子迁移率，从而提高半导体结构的性能。
在步骤S11中，请参阅图1中的S11步骤及图2，提供衬底11。
在一个实施例中，衬底11可以包括但不仅限于硅衬底、砷化镓衬底、氮化镓衬底和碳化硅衬底中的至少一种，具体地，衬底11可以是硅衬底、砷化镓衬底、氮化镓衬底和碳化硅衬底中的任意一种，也可以是其中两种或两种以上组合而成的复合衬底。
在步骤S12中，请参阅图1中的S12步骤及图3，于衬底11的表面形成隔离层12。
在一个实施例中，隔离层12可以包括但不仅限于氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的至少一种；具体地，隔离层12可以是氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的任意一种，也可以是其中两种或两种以上组合而成的复合层。
在步骤S13中，请参阅图1中的S13步骤及图4至图6，于隔离层12内形成位线结构2。
在一个示例中，如图4所示，步骤S13：于隔离层12内形成位线结构2，可以包括如下步骤：
S131：于隔离层12内形成位线沟槽13；如图5所示；具体地，可以通过刻蚀的方法于隔离层12内形成位线沟槽13。
S132：于位线沟槽13内形成位线结构2；如图6所示。
需要说明的是，于隔离层12内形成位线沟槽13之前，还包括对隔离层12进行化学机械研磨的步骤，以使隔离层12的表面平整度达到要求，避免因隔离层12的表面不平整对半导体结构造成不良影响。
在一个实施例中，位线结构2可以是金属结构；字线结构4可以是金属结构和多晶硅结构中的任意一种。
在步骤S14中，请参阅图1中的S14步骤及图7至图12，于位线结构2上形成有源区结构，有源区结构包括有源柱31及应力层32，有源柱31位于位线结构2上，应力层32包覆有源柱31裸露的表面；有源区结构包括第一连接端33、第二连接端34及位于第一连接端33与第二连接端34之间的沟道区域(图未示出)，第一连接端33与位线结构2电连接。
在一个实施例中，如图7所示，步骤S14：于位线结构2上形成有源区结构，可以包括如下步骤：
S141：于隔离层12形成有位线结构2的表面键合牺牲衬底36；如图8所示；
S142：于牺牲衬底36内形成有源区通孔30，有源区通孔30暴露出位线结构2；如图9所示；
S143：于有源区通孔30内形成有源柱31；如图10所示；
S144：去除牺牲衬底36；如图11所示；
S145：于有源柱31裸露的表面形成应力层32，应力层32与有源柱31共同构成有源区结构；如图12所示。
在一个示例中，牺牲衬底36可以是硅牺牲衬底或介质层牺牲衬底；于隔离层12形成有位线结构2的表面形成牺牲衬底36的方法可以采用外延生长的方法，也可以采用沉积的方法。
在一个实施例中，仍参阅图9和图10，有源区通孔30可以沿厚度方向贯穿牺牲衬底36，并延伸至位线结构2内；有源柱31可以嵌入位线结构2内，以使有源柱31与位线结构2更好地接触，降低接触电阻，提升电子传输速率。
在一个实施例中，于有源区通孔30内形成有源柱31可以采用外延法于通孔内生长有源柱31；可以于有源区通孔30内形成锗硅柱作为有源柱31，锗硅柱的使用，得以改善采用硅作为有源柱31时需要键合硅而带来的不良影响，并且锗硅柱为掺杂型锗化硅；可以于有源柱31裸露的表面形成硅层作为应力层32，硅层作为应力层32，可以帮助有源区结构与位线结构2之间更好地接触，增大电子迁移率，促进有源区结构与位线结构2之间的电子传输。
在一个实施例中，仍参阅图9至图12，牺牲衬底36内可以同时形成多个有源区通孔30，有源区通孔30可以设置成沿多行多列排布；于各有源区通孔30内均形成有源柱31；形成应力层32后，得到多个有源区结构，有源区结构呈多行多列排布；隔离层12内形成多条位线结构2，多条位线结构2平行间隔排布，并沿有源区结构的行方向延伸；设置这种排列有序的结构，不会造成半导体结构内部的电连接混乱，进而极大降低短路的风险，提升器件性能。
在一个实施例中，于有源柱31裸露的表面形成应力层32之后，还包括于应力层32裸露的表面形成栅氧层5的步骤，所得结构如图13所示。
在步骤S15中，请参阅图1中的S15步骤及图14，于沟道区域外围形成字线结构4。
在一个实施例中，于沟道区域外围形成字线结构4的同时，还于第一连接端33外围及第二连接端34外围形成连接端介质层。如图15所示，于沟道区域外围形成字线结构4，于第一连接端33外围及第二连接端34外围形成连接端介质层可以包括如下步骤：
S161：于隔离层12形成有位线结构2的表面形成第一介质材料层61，第一介质材料层61填满相邻第一连接端之间的间隙；如图16所示；
S162：于第一介质材料层61的表面形成字线材料层41，字线材料层41填满相邻沟道区域之间的间隙；如图17所示；
S163：于字线材料层41的表面形成第二介质材料层71，第二介质材料层71填满相邻第二连接端之间的间隙；如图18所示；
S164：刻蚀第二介质材料层71、字线材料层41及第一介质材料层61，于相邻列有源区结构之间形成沿有源区结构的列方向延伸的隔离槽8，以得到连接端介质层及多条沿有源区结构的列方向延伸的字线结构4，各字线结构4均包覆位于同一列的有源区结构的沟道区域；如图19所示。
具体地，仍参阅图19，连接端介质层可以包括连接端介质层6及连接端介质层7；连接端介质层6位于第一连接端外围，连接端介质层7位于第二连接端外围。
在一个实施例中，第一介质材料层61可以包括但不仅限于氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的至少一种，具体地，第一介质材料层61可以是氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的任意一种，也可以是其中两种或两种以上组合而成的复合层；字线材料层41可以是金属材料层；第二介质材料层71可以包括但不仅限于氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的至少一种，具体地，第二介质材料层71可以是氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的任意一种，也可以是其中两种或两种以上组合而成的复合层；连接端介质层可以包括但不仅限于氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的至少一种，具体地，连接端介质层可以是氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的任意一种，也可以是其中两种或两种以上组合而成的复合层。
在一个实施例中，形成隔离槽8之后，还包括于隔离槽8内形成填充介质层9，填充介质层9填满隔离槽8的步骤，获得的结构如图20所示。填充介质层9可以包括但不仅限于氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的至少一种，具体地，填充介质层9可以是氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的任意一种，也可以是其中两种或两种以上组合而成的复合层。
应该理解的是，虽然如上所述的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上所述的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
基于同样的发明构思，本发明还提供一种半导体结构，请参阅图21，半导体结构包括衬底11、隔离层12、有源区结构及字线结构4；衬底11上具有隔离层12，隔离层12内具有位线结构2；位线结构2至少部分暴露于隔离层12；有源区结构包括有源柱31及应力层32，有源柱31位于位线结构2上，应力层32包覆有源柱31裸露的表面；有源区结构包括第一连接端33、第二连接端34及位于第一连接端33与第二连接端34之间的沟道区域(图未示出)，第一连接端33与位线结构2电连接；字线结构4包覆于沟道区域外围。
在上述示例中，本发明的半导体结构包括衬底11、隔离层12、有源区结构和字线结构4，隔离层12内具有位线结构2，有源区结构包括有源柱31及应力层32，有源柱31位于位线结构2上，应力层32包覆有源柱31裸露的表面；通过在有源柱31的外围设置包覆有源柱31的应力层32，通过引入应力，可以大大增加有源柱31的电子迁移率，从而提高半导体结构的性能。
在一个实施例中，衬底11可以包括但不仅限于硅衬底11、砷化镓衬底11、氮化镓衬底11和碳化硅衬底11中的至少一种，具体地，衬底11可以是硅衬底11、砷化镓衬底11、氮化镓衬底11和碳化硅衬底11中的任意一种，也可以是其中两种或两种以上组合而成的复合衬底11；隔离层12可以包括但不仅限于氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的至少一种，具体地，隔离层12可以是氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的任意一种，也可以是其中两种或两种以上组合而成的复合层。
在一个实施例中，位线结构2可以是金属结构；字线结构4可以是金属结构和多晶硅结构中的任意一种。
在一个实施例中，在应力层32表面，还可以包覆一层栅氧层5，如图13所示。
在一个实施例中，仍参阅图21，有源柱31可以嵌入位线结构2内，以使有源区结构与位线结构2充分接触，降低有源区结构与位线结构2之间的接触电阻。
在一个实施例中，仍参阅图21，有源区结构呈多行多列排布，隔离层12内具有多条位线结构2，多条位线结构2平行间隔排布，并沿有源区结构的行方向延伸；字线结构4的数量为多条，多条字线结构4平行间隔排布，并沿有源区结构的列方向延伸，各字线结构4均包覆位于同一列的有源区结构的沟道区域；这种排列有序的结构，不会造成半导体结构内部的电连接混乱，进而极大降低短路的风险，提升器件性能。
在一个实施例中，如图22所示，半导体结构还包括绝缘介质层，绝缘介质层位于相邻字线结构之间，且填满有源区结构之间的间隙。绝缘介质层可以包括连接端介质层及填充介质层9。结合图21和图22，连接端介质层覆盖第一连接端外围及第二连接端外围；填充介质层9位于连接端介质层外围及字线结构4外围。
具体地，仍参阅图21和图22，连接端介质层可以包括连接端介质层6及连接端介质层7；连接端介质层6位于第一连接端33外围，连接端介质层7位于第二连接端34外围。
在一个实施例中，连接端介质层可以包括但不仅限于氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的至少一种，具体地，连接端介质层可以是氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的任意一种，也可以是其中两种或两种以上组合而成的复合层；填充介质层9可以包括但不仅限于氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的至少一种，具体地，填充介质层9可以是氮碳氧化硅层、碳氧化硅层、氧化硅层、氮化硅层和碳化硅层中的任意一种，也可以是其中两种或两种以上组合而成的复合层。
在一个实施例中，有源柱31可以包括锗硅柱，锗硅柱可以改善现有技术中采用硅作为有源柱31时需要键合硅而带来的不良影响，并且锗硅柱为掺杂型锗化硅；硅层作为应力层32，可以帮助有源区结构与位线结构2之间更好地接触，可以增大电子迁移率，促进有源区结构与位线结构2之间的电子传输应力层32包括硅层。
基于同样的发明构思，本发明还提供一种存储结构的制备方法，如图23所示，存储结构的制备方法包括如下步骤：
S231：采用上述任一项方案的半导体结构的制备方法制备半导体结构；
S232：于有源区结构远离衬底11的表面形成存储节点结构200；如图24所示，
S233：于存储节点结构200远离有源区结构的表面形成电容器300；如图25所示。
本发明的存储结构的制备方法，包括制备上述任一项方案中的半导体结构、制备存储节点结构200及制备电容器300，其有益效果可以参照本发明的半导体结构、半导体结构的制备方法的有益效果，此处不做赘述。
在一个实施例中，参阅图25，有源区结构呈多行多列排布；隔离层12内具有多条位线结构2，多条位线结构2平行间隔排布，并沿有源区结构的行方向延伸；字线结构4的数量为多条，多条字线结构4平行间隔排布，并沿有源区结构的列方向延伸，各字线结构4均包覆位于同一列的有源区结构的沟道区域；于有源区结构远离衬底11的表面形成多个存储节点结构200，存储节点结构200与有源区结构一一对应设置；于存储节点结构200远离有源区结构的表面形成多个电容器300，电容器300与存储节点结构200一一对应设置；电容器300包括下电极、位于下电极表面的电容介质层及位于电容介质层远离下电极表面的上电极，相邻电容器300的下电极经由电容介质层绝缘隔离，所有电容器300的上电极可以均相连接。
应该理解的是，虽然如上所述的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上所述的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
基于同样的发明构思，本发明还提供了一种存储结构，如图26所示，存储结构包括：上述任一项方案所述的半导体结构、存储节点结构200及电容器300；存储节点结构200位于有源区结构远离衬底11的表面；电容器300位于存储节点结构200远离有源区结构的表面。
在一个实施例中，参阅图26，有源区结构呈多行多列排布，隔离层12内具有多条位线结构2，多条位线结构2平行间隔排布，并沿有源区结构的行方向延伸；字线结构4的数量为多条，多条字线结构4平行间隔排布，并沿有源区结构的行方向延伸，各字线结构4均包覆位于同一列的有源区结构的沟道区域；存储节点结构200的数量为多个，存储节点结构200与有源区结构一一对应设置；电容器300的数量为多个，电容器300与存储节点结构200一一对应设置；电容器300包括下电极、位于下电极表面的电容介质层及位于电容介质层远离下电极表面的上电极，相邻电容器300的下电极经由电容介质层绝缘隔离，所有电容器300的上电极可以均相连接。
本发明的存储结构，包括上述任一方案的半导体结构、存储节点结构200及电容器300，半导体结构的有益效果如前所述，具有接触电阻较低，电子迁移率较高等方面的优势；存储节点结构200与有源区结构一一对应设置，电容器300又与存储节点结构200一一对应设置，电容器300的下电极绝缘隔离，所有电容器300的上电极均相连接，共同组成本发明的具有较低接触电阻较低和较高电子迁移率的存储结构。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (18)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底上具有隔离层，所述隔离层内具有位线结构；所述位线结构至少部分暴露于所述隔离层；
有源区结构，所述有源区结构包括有源柱及应力层，所述有源柱位于所述位线结构上，所述应力层包覆所述有源柱裸露的表面；所述有源区结构包括第一连接端、第二连接端及位于所述第一连接端与所述第二连接端之间的沟道区域，所述第一连接端与所述位线结构电连接；
字线结构，所述字线结构包覆于所述沟道区域外围。
2.根据权利要求1所述的半导体结构，其特征在于，所述有源柱嵌入所述位线结构内。
3.根据权利要求1所述的半导体结构，其特征在于，所述有源区结构呈多行多列排布，所述隔离层内具有多条所述位线结构，多条所述位线结构平行间隔排布，并沿所述有源区结构的行方向延伸；所述字线结构的数量为多条，多条所述字线结构平行间隔排布，并沿所述有源区结构的列方向延伸，各所述字线结构均包覆位于同一列的所述有源区结构的所述沟道区域。
4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括绝缘介质层，所述绝缘介质层位于相邻所述字线结构之间，且填满所述有源区结构之间的间隙。
5.根据权利要求4所述的半导体结构，其特征在于，所述绝缘介质层包括：
连接端介质层，覆盖所述第一连接端外围及所述第二连接端外围；
填充介质层，位于所述连接端介质层外围及所述字线结构外围。
6.根据权利要求1至5中任一项所述的半导体结构，其特征在于，所述有源柱包括锗硅柱，所述应力层包括硅层。
7.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底的表面形成隔离层；
于所述隔离层内形成位线结构；
于所述位线结构上形成有源区结构，所述有源区结构包括有源柱及应力层，所述有源柱位于所述位线结构上，所述应力层包覆所述有源柱裸露的表面；所述有源区结构包括第一连接端、第二连接端及位于所述第一连接端与所述第二连接端之间的沟道区域，所述第一连接端与所述位线结构电连接；
于所述沟道区域外围形成字线结构。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述于所述隔离层内形成位线结构包括：
于所述隔离层内形成位线沟槽；
于所述位线沟槽内形成所述位线结构。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述于所述位线结构上形成有源区结构包括：
于所述隔离层形成有所述位线结构的表面键合牺牲衬底；
于所述牺牲衬底内形成有源区通孔，所述有源区通孔暴露出所述位线结构；
于所述有源区通孔内形成所述有源柱；
去除所述牺牲衬底；
于所述有源柱裸露的表面形成所述应力层，所述应力层与所述有源柱共同构成所述有源区结构。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述有源区通孔沿厚度方向贯穿所述牺牲衬底，并延伸至所述位线结构内；所述有源柱嵌入所述位线结构内。
11.根据权利要求9所述的半导体结构的制备方法，其特征在于，于所述有源区通孔内形成锗硅柱作为所述有源柱，于所述有源柱裸露的表面形成硅层作为所述应力层。
12.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述牺牲衬底内形成多个有源区通孔，所述有源区通孔沿多行多列排布；于各所述有源区通孔内均形成所述有源柱；形成所述应力层后，得到多个所述有源区结构，所述有源区结构呈多行多列排布；所述隔离层内形成多条所述位线结构，多条所述位线结构平行间隔排布，并沿所述有源区结构的行方向延伸。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，于所述沟道区域外围形成字线结构的同时，还于所述第一连接端外围及所述第二连接端外围形成连接端介质层；所述于所述沟道区域外围形成字线结构，于所述第一连接端外围及所述第二连接端外围形成连接端介质层包括：
于所述隔离层形成有所述位线结构的表面形成第一介质材料层，所述第一介质材料层填满相邻所述第一连接端之间的间隙；
于所述第一介质材料层的表面形成字线材料层，所述字线材料层填满相邻所述沟道区域之间的间隙；
于所述字线材料层的表面形成第二介质材料层，所述第二介质材料层填满相邻所述第二连接端之间的间隙；
刻蚀所述第二介质材料层、所述字线材料层及所述第一介质材料层，于相邻列所述有源区结构之间形成沿所述有源区结构的列方向延伸的隔离槽，以得到所述连接端介质层及多条沿所述有源区结构的列方向延伸的所述字线结构，各所述字线结构均包覆位于同一列的所述有源区结构的所述沟道区域。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，形成所述隔离槽之后，还包括：
于所述隔离槽内形成填充介质层，所述填充介质层填满所述隔离槽。
15.一种存储结构，其特征在于，包括：
如权利要求1至6中任一项所述的半导体结构；
存储节点结构，位于所述有源区结构远离所述衬底的表面；
电容器，位于所述存储节点结构远离所述有源区结构的表面。
16.根据权利要求15所述的存储结构，其特征在于，所述有源区结构、所述存储节点结构及所述电容器的数量均为多个；所述存储节点结构与所述有源区结构一一对应设置；所述电容器与所述存储节点结构一一对应设置。
17.一种存储结构的制备方法，其特征在于，包括：
采用如权利要求7至14中任一项所述的半导体结构的制备方法制备所述半导体结构；
于所述有源区结构远离所述衬底的表面形成存储节点结构；
于所述存储节点结构远离所述有源区结构的表面形成电容器。
18.根据权利要求17所述的存储结构的制备方法，其特征在于，所述有源区结构、所述存储节点结构及所述电容器的数量均为多个；所述存储节点结构与所述有源区结构一一对应设置；所述电容器与所述存储节点结构一一对应设置。
CN202210681001.1A 2022-06-16 2022-06-16 半导体结构、存储结构及其制备方法 Pending CN115064540A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210681001.1A CN115064540A (zh) 2022-06-16 2022-06-16 半导体结构、存储结构及其制备方法
US17/899,631 US20220415898A1 (en) 2022-06-16 2022-08-31 Semiconductor structure, memory structure and fabrication methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210681001.1A CN115064540A (zh) 2022-06-16 2022-06-16 半导体结构、存储结构及其制备方法

Publications (1)

Publication Number Publication Date
CN115064540A true CN115064540A (zh) 2022-09-16

Family

ID=83201073

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210681001.1A Pending CN115064540A (zh) 2022-06-16 2022-06-16 半导体结构、存储结构及其制备方法

Country Status (2)

Country Link
US (1) US20220415898A1 (zh)
CN (1) CN115064540A (zh)

Also Published As

Publication number Publication date
US20220415898A1 (en) 2022-12-29

Similar Documents

Publication Publication Date Title
US10991429B2 (en) Word line decoder circuitry under a three-dimensional memory array
US10937801B2 (en) Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US10700092B2 (en) Vertical semiconductor devices and methods of manufacturing the same
US11088161B2 (en) Three-dimensional semiconductor memory device and method of detecting electrical failure thereof
JP7419517B2 (ja) メモリアレイ及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法
CN111542924A (zh) 集成组合件及形成集成组合件的方法
CN103026489B (zh) 闸流管随机存取存储器装置及方法
CN115116932A (zh) 半导体结构、存储结构及其制备方法
CN111354730A (zh) 三维存储器及其制备方法
US8193059B2 (en) Bit line structure and method for the production thereof
CN112838094A (zh) 三维存储器件
CN115064540A (zh) 半导体结构、存储结构及其制备方法
CN113488471B (zh) 半导体存储装置及其制作方法
CN115274561A (zh) 半导体结构的制备方法、半导体结构和半导体存储器
CN112331672B (zh) 三维存储器及其制造方法
CN115605018A (zh) 半导体存储器的制作方法及半导体存储器
US8673717B2 (en) Self-aligned process to fabricate a memory cell array with a surrounding-gate access transistor
US20080020529A1 (en) Non-volatile memory and fabrication thereof
CN109801919B (zh) 三维叠层半导体结构的制造方法及其制得的结构
CN116056454A (zh) 半导体结构的制备方法
JP2001015706A (ja) 半導体装置およびその製造方法
JP3288371B2 (ja) ランダム・アクセス・メモリまたは電子装置及び、その製造方法
CN118645468A (zh) 半导体器件及其制备方法、存储器及电子设备
CN114628401A (zh) 半导体器件的制作方法以及半导体器件
CN118263214A (zh) 半导体结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination