CN115051902A - 一种窄带物联网芯片编码与解码电路 - Google Patents

Abstract

本申请公开了一种窄带物联网芯片编码与解码电路，其中电路包括下行处理模块，用于对射频基带IQ路数据以预设的采样速率进行采样解码，得到解码数据和同步定时数据，并将同步定时数据以及解码数据发送至上层MAC电路；其中下行处理模块包括OFDM解码模块；OFDM解码模块包括FFT模块；FFT模块用于将去除了循环前缀的符号数据进行解码以获得频域数据；上行处理模块，用于将上层MAC电路的数据进行编码并发送至射频电路；上行处理模块包括SC‑FDMA调制模块；所述SC‑FDMA调制模块包括IFFT模块。本方法可以可以降低整个电路的设计成本。本申请可广泛应用于编码与解码技术领域内。

Description

一种窄带物联网芯片编码与解码电路

技术领域

本申请涉及编码与解码技术领域，尤其是一种窄带物联网芯片编码与解码电路。

背景技术

近年来，全球物联网设备数量稳步增长，万物互联成为一个大趋势。NB-IoT是一种由3GPP研发，面向物联网应用、基于蜂窝移动网络的移动通信技术。其基于4G LTE技术开发、信令经过简化，辅以PSM等技术的应用，形成了成本低廉、连接海量、超低功耗、覆盖广泛的特点。NB-IoT标准已在2017年发布的3GPP R14冻结且已部署和发展5年，设施建设相对完善，产业链初步形成。当下，NB-IoT还被纳入了5G标准，构成5G NR中的mMTC场景，并将在R17得到进一步增强，这也进一步说明了NB-IoT广泛的发展空间。但目前窄带物联网终端模块成本仍然较高，如何有效降低窄带物联网终端设备价格，使之被大部分市场接受，是当下急需解决的问题。继续向下剖析，移动通信模块的最主要的通信功能集中在物理层。物理层管理着一个通信系统最基础信号的解码，其不仅仅需要对接收到的信号进行同步，以确保接收到的帧没有错位，还需要实现信道均衡，保证传输质量。如果一个模块的物理层性能不达标，那么搭建于其上层的MAC子层、RLC层等的性能也会受到影响。因此，完整地研究并改良NB-IoT物理层电路，是当下窄带物联网降低通信成本、提高通信质量的最佳办法。在未来，若天基物联网系统得以部署，物联网终端还会面临更加大的多普勒频移、更加多的信道干扰等挑战，这也将对物理层的同步和均衡能力提出更加大的考验。因此，亟需一种新的窄带物联网芯片编码与解码电路。

BPSK(Binary Phase Shift Keying)= 二进制相移键控；

OFDM(Orthogonal Frequency Division Multiplexing)=正交频分复用技术；

FFT(fast Fourier transform)=快速傅里叶变换；

IFFT(Inverse fast Fourier transform)=逆快速傅里叶变换

SC-FDMA（Single-carrier Frequency-Division Multiple Access）=单载频频分多址技术；

NB-IoT（Narrow Band Internet of Things）=窄带物联网。

发明内容

本申请的目的在于至少一定程度上解决现有技术中存在的技术问题之一。

为此，本申请实施例的一个目的在于提供一种窄带物联网芯片编码与解码电路，该窄带物联网芯片编码与解码电路可以简化窄带物联网芯片编码与解码电路在设计时的Verilog源代码。

为了达到上述技术目的，本申请实施例所采取的技术方案包括：下行处理模块，用于对射频基带IQ路数据以预设的采样速率进行采样解码，得到解码数据和同步定时数据，并将所述同步定时数据以及所述解码数据发送至上层MAC电路；其中所述下行处理模块包括OFDM解码模块；所述OFDM解码模块包括FFT模块；所述FFT模块用于将去除了循环前缀的符号数据进行解码以获得频域数据；上行处理模块，用于将上层MAC电路的数据进行编码并发送至射频电路；所述上行处理模块包括SC-FDMA调制模块；所述SC-FDMA调制模块包括IFFT模块；所述IFFT模块用于对时域信号进行升采样。

另外，根据本发明中上述实施例的一种窄带物联网芯片编码与解码电路，还可以有以下附加的技术特征：

进一步地，本申请实施例中，所述下行处理模块还包括：子帧缓存器、同步定时模块、NPSS信号解码模块、NSSS信号解码模块、上层映射模块；所述OFDM解码模块与所述子帧缓存器连接，所述同步定时模块与所述OFDM解码模块连接，所述NPSS信号解码模块与所述子帧缓存器连接；所述NSSS信号解码模块与所述子帧缓存器以及所述同步定时模块连接；所述上层映射模块与所述同步定时模块、所述NPSS信号解码模块以及所述子帧缓存器连接。

进一步地，本申请实施例中，所述上行处理模块还包括上行信道映射模块；所述上行信道映射模块与所述SC-FDMA调制模块连接。

进一步地，本申请实施例中，所述同步定时模块包括8位加法器以及14位加法器，所述8位加法器与所述14位加法器串联连接。

进一步地，本申请实施例中，所述NPSS信号解码模块包括：正交判决模块以及与非运算模块。

进一步地，本申请实施例中，所述NSSS信号解码模块包括：正交判决模块以及编码器。

进一步地，本申请实施例中，所述FFT 模块包括映射电路以及蝶形运算模块。

进一步地，本申请实施例中，所述上层映射模块包括若干个解码模块以及帧寄存器。

本申请的优点和有益效果将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到：

本申请可以根据FFT模块将去除了循环前缀的符号数据进行解码以获得频域数据，以及与所述OFDM解码模块配合，生成符号定时同步信号，通过频域数据以及符号定时同步信号将解码后的射频基带IQ路数据发送至上层MAC电路，通过设计FFT模块可以将去除了循环前缀的符号数据进行解码以获得频域数据，可以简化窄带物联网芯片解码电路在设计时的源代码，通过设计IFFT模块对时域信号进行升采样，可以提高上行处理模块处理数据的的实时性，并节省运算资源，从而可以降低整个电路的设计成本。

附图说明

图1为本发明中一种具体实施例中一种窄带物联网芯片编码与解码电路的示意图；

图2为本发明中一种具体实施例中一种下行处理模块结构示意图；

图3为本发明中一种具体实施例中一种上行处理模块的结构示意图；

图4为本发明中一种具体实施例中一种SC-FDMA调制模块的结构示意图；

图5为本发明中一种具体实施例中一中2载波的查找表SC-FDMA的调制过程示意图；

图6为本发明中一种具体实施例中OFDM解码模块电路的结构示意图；

图7为本发明中一种具体实施例中同步定时模块的结构示意图；

图8为本发明中一种具体实施例中帧缓存寄存器组和符号编号示意图；

图9为本发明中一种具体实施例中NPSS信号解码模块的结构示意图；

图10为本发明中一种具体实施例中NPSS正交判决方法的简易流程图；

图11为本发明中一种具体实施例中NSSS信号解码模块的结构示意图；

图12为本发明中一种具体实施例中8点FFT的电路结构示意图；

图13为本发明中一种具体实施例中下行信道映射模块的结构示意图；

图14为本发明中一种具体实施例中蝶形运算模块的结构示意图；

图15为本发明中一种具体实施例中复数乘法模块的结构示意图；

图16为本发明中一种具体实施例中补码乘法单元的结构示意图；

图17为本发明中一种具体实施例中串口模块的结构示意图。

具体实施方式

下面结合附图详细描述本发明的实施例对本发明实施例中的窄带物联网芯片编码与解码电路的原理和过程作以下说明。

本发明一种窄带物联网芯片编码与解码电路，该窄带物联网芯片编码与解码电路可以包括：

下行处理模块，用于对射频基带IQ路数据以预设的采样速率进行采样解码，得到解码数据和同步定时数据，并将所述同步定时信息以及所述解码数据发送至上层MAC电路；

其中所述下行处理模块包括OFDM解码模块；所述OFDM解码模块包括FFT模块；所述FFT模块用于将去除了循环前缀的符号数据进行解码以获得频域数据，以及用于与所述OFDM解码模块配合，生成符号定时同步信号；

上行处理模块，用于将上层MAC电路的数据进行编码并以预设的发送速率发送至射频电路。

具体地，参照图1，顶层主要输入端口为基带IQ路数据，以及时钟和复位等控制信号，主要输出端口为基带IQ路数据、下行解码数据、帧定时数据和串口数据。首先使用1.932MHz的采样速率驱动下行处理模块对基带IQ路数据进行采样，输出获取到的同步定时信息和各信道解码数据至上层。为了验证下行处理模块是否工作正常，使用串口模块以460800波特率的速率实时地向上位机发送解码结果（串口输出接上位机）。对于上层发来的上行数据，上行处理模块对数据进行编码、映射等操作后，以1.932MHz的采样速率向射频电路发送基带信号IQ路采样值。所有连接基带ADC（数模转换）或DAC（模数转换）的数据位宽均为16位。而，下行信道帧承载资源数为100个，因此经QPSK解码后数据位宽为200位（是否有进一步地的应用效果），将使用高密度编码的时域波形数据转化为以帧为单位的二进制数据，便于后续处理。

采样速率选择1.932MHz是因为NB-IoT协议规定一个半帧传输时间为0.5ms，而一个半帧由7个OFDM符号组成，每个OFDM符号需要在时域上采样138次，因此采样速率f_s为：

进一步地，本申请的一些实施例中，所述下行处理模块还包括：子帧缓存器、同步定时模块、NPSS信号解码模块、NSSS信号解码模块、上层映射模块；所述OFDM解码模块与所述子帧缓存器连接，所述同步定时模块与所述OFDM解码模块连接，所述NPSS信号解码模块与所述子帧缓存器连接；所述NSSS信号解码模块与所述子帧缓存器以及所述同步定时模块连接；所述上层映射模块与所述同步定时模块、所述NPSS信号解码模块以及所述子帧缓存器连接；

具体地，参照图2，下行处理模块主要可以由OFDM解码模块、子帧缓存器、同步模块、NPSS信号解码模块、NSSS信号解码模块以及上层映射模块组成。OFDM解码模块也称基带信号处理模块，可以不断从IQ端口接收数据，识别一个OFDM符号的开始和结束，并将时域信号还原成频域信号。子帧缓存器可以接收这12个子载波承载的频域信号，并使用移位寄存器组处理OFDM符号的缓存。NPSS信号解码模块可以实时监视子帧缓存器，当出现NPSS同步信号时将生成一个OFDM符号定时复位信号，可以通知同步模块将OFDM符号定时计数器归零。NSSS信号解码模块也可以实时监视子帧缓存器，当出现NSSS同步信号时，该模块将同时计算出基站ID，并生成一个子帧定时复位信号，通知同步模块将子帧定时计数器归零。同步模块负责管理当前NB-IoT协议的同步状态，产生OFDM符号定时、帧内定时数据，同时接受外部输入来不断调整内部定时器。上层映射模块负责结合定时数据，将子帧缓存器内的数据向上层协议进行映射，映射的数据将作为整个下行解码电路模块的输出端。

进一步地，参照图3，在本申请的一些实施例中，上行处理模块可以包括上行信道映射模块以及SC-FDMA调制模块；上行信道映射模块可以与SC-FDMA调制模块连接；

具体地，NB-IoT物理层上行电路的实现较为简单，由于信号同步已经由下行解码模块完成，且相关参数的配置由下行解码模块的上层完成，因此上行信号的调制仅需对上层传入的上行数据进行BPSK和SC-FDMA调制即可；

进一步地，在本申请的一些实施例中，SC-FDMA调制模块可以包括IFFT模块；

具体地，参照图4，本申请的IFFT模块可以是16点IFFT模块，16点IFFT模块主要可以用于物理层上行数据的SC-FDMA调制。频域数据通过16点IFFT即可得到基带时域波形数据。若使用传统的16点IFFT进行运算，需要进行4级运算，每一级需要进行8次蝶形运算。因此，传统的16点IFFT需要使用大量乘法单元，造成占用资源过多、延时增大。而NB-IoT设备一般只使用12个子载波中的一个子载波进行上行通信，且该数据由BPSK编码产生。这意味着需要调制的数据仅有实部，且可能的实部值仅为一对相反数，因此所有的发送状况仅有24种。所以可以设计基于ROM表的IFFT模块，直接从ROM中查找IFFT结果并输出，使用IFFT模块可以提高模块上行处理的实时性，并节省运算资源。

需要说明的是，该设计不仅可以用于本设计侧重的单载波的SC-FDMA调制方法中，还可以用于多载波IFFT的调制。对于使用2个子载波的SC-FDMA调制方法，仅需将两个IFFT查找表结果相加，即可用于支持NB-IoT标准中Multi-Tone载波的调制，调制的方法如图5所示。

进一步地，在本申请的一些实施例中，OFDM解码模块可以包括FFT模块，参照图6；

在图6中，OFDM解码模块电路的输入端口位可以是2个16位的IQ信号端口，输出为一个16*12位的实部数据端口和16*12位的虚部数据端口，包含了一个OFDM符号所承载的12个子载波的数据。信号通过接口传入模块，模块在每一个时钟信号的上升沿对IQ解调信号进行采样，采样数据直接送往缓存保存。同时，循环前缀检测电路对缓存中的信号进行检测，若发现该符号已接收完成，则产生一个标志信号，该标志信号会随着128点FFT模块的流水线流动，待FFT模块处理完成，会随着处理好的频域数据原样输出至符号同步输出端，交由外部电路其他模块处理。

OFDM解码时，可以使用两种方法判断该OFDM符号是否接收完成。一种使用简单的减法完成，即将循环前缀与数据末尾相减，若得到的结果接近0，则视为该符号已经接收完成；另一种方法使用自相关函数，函数公式如式(3.2)：

(3.2)

自相关函数的特点是，可以在延时为后，若检测到的信号序列与被原始序列相同，则可以获得一定范围内的最大值。或者说，被检测信号序列与原始序列越相似，则输出值越大。

本申请的一些实施例中，选择使用更加简单的减法方法实现OFDM符号同步，具体原因如下：

1.使用减法实现循环前缀的检测，无需作乘法和积分运算，电路更加简单，运行更加高效；

2.因自相关算法需要用到卷积计算，大量数据的卷积需要耗费大量存储单元和计算单元，对于非DSP器件来说较难实现，且大量的乘法运算会造成更大的处理延时，不利于保证判决的时效性。

3.自相关算法需要大量资源计算，会增加大量功耗，为了提升一点准确性而增加大量功耗的方法性价比不高，且NB-IoT协议本身专注于低功耗连接。

4.传输数据时，由于OFDM在时域上的采样数据均由IFFT的来，且相邻两帧内容相差较大，因此因为重复的数据而导致OFDM符号结尾判断失败的可能性非常低。

5.因此，OFDM解码模块设计时直接将缓存内的前10个时域数据与最末尾的10个数据相减，若二者相差不大，则向FFT模块生成同步信号，待128点FFT处理完成后随数据一同输出。

6.128位FFT模块处理完成数据后，得到128个频域数据。此时需要降采样并去除循环前缀。由于数据发送时使用内插值的方式发送，因此照原样接收时前16个数据为原序列，其余均为0值。再去除原始序列两边的0填充，只需输出128点FFT输出端的第3-14个数据。

7.模块使用8倍的过采样率和128点FFT的原因是，较高的过采样率有利于后续功能的拓展，比如可通过精同步的反馈信号，主动调整采样时机，以应对频偏和频移。

进一步地，在本申请的一些实施例中，同步定时模块可以包括8位加法器以及14位加法器，所述8位加法器与所述14位加法器串联连接；

具体地，参照图7，根据NB-IoT协议，1个帧可以由10个子帧构成，1个子帧由14个OFDM符号构成。若直接将一个帧的所有数据保存下来，不利于提高效率和成本控制。因此可以仅在RAM中存储一个子帧，并且记录该帧的编号。这样就能实时地根据不同帧编号向上层映射。编号的记录则为定时同步电路模块的主要功能。其本质上为两个相串联的加法器，进位数分别为8和14，并接受由FFT模块处理完毕的、由循环前缀检测模块生成的同步复位信号。当该复位信号来临时，将在下一个时钟周期对计数器数值清零，即可以实现符号同步。

定时同步电路首先负责的是OFDM的符号定时。由于子帧缓存器相当于一个先入先出、不断移位保存的队列，如图8，所以当旧的一帧还未完全移出、新的一帧还未被完全移入时，不能将缓存内的数据视为一帧。为了确定一帧的边界以实现帧同步，首先需要NPSS信号解码模块识别。当NPSS信号解码模块识别到目前子帧缓存器内为完整的NPSS帧时，即可以开始为新移入子帧缓存器的OFDM符号从0开始进行编号，进而可以开始循环定时。

随着新OFDM符号不断移入子帧缓存器，OFDM符号编号达到13时，意味着新的一帧接收完毕，此时同步电路将产生帧同步信号，同时增加帧计数器的值。帧计数器能表示8个帧的编号，从0-7变化。同时需要说明的是，系统刚上电时，定时同步模块需要分别等待NPSS解码模块和NSSS解码模块才能完成对OFDM符号定时和子帧定时的初始化。因此需要设计一个状态机完成该任务。该状态机分为等待OFDM符号定时、等待子帧定时、正常运行、OFDM符号定时重置、子帧定时重置5个状态。上电时将依次经历OFDM符号定时、等待子帧定时、正常运行的状态，随后保持在正常运行的状态不断维护各个定时计数器。此外，正常运行时若NPSS解码模块再次检测到NPSS同步信号，状态机需进入OFDM符号定时重置状态对OFDM符号定时计数器进行重置。正常运行时若NSSS解码模块发出重置信号，则应进入子帧定时重置状态，重置子帧定时计数器。

进一步地，在本申请的一些实施例中，所述NPSS信号解码模块可以包括：正交判决模块以及与非运算模块；

具体地，参照图9，NPSS信号解码模块可以生成符号定时信号。模块输入端口为子帧缓冲区，输出为符号定时复位信号。NPSS帧使用根序列索引值为5、长度为11的短ZC序列组成，每一个OFDM符号均包含了一个短ZC序列，ZC序列全称Zadoff-Chu序列，一帧中不同时域的OFDM符号使用{1,1,1,1,-1,-1,1,1,1,-1,1}的伪码进行掩码。

对此，在本申请的一些实施例中，可以使用ZC序列的正交性判断是否为NPSS序列，可以先生成一个经过循环移位处理的相同的ZC序列，再将该序列与接收到的序列相点乘，由于序列的正交性，序列相点乘的结果应为0。再使用加法将相邻两个ZC序列的数据相加，若加法结果为0，则说明这两个序列反相。同时利用正交性和加法，即可以判断该帧是否为NPSS帧。

而与非运算模块可以对多个正交性判断的结果进行与非运算，最终得到解码结果是否有效。

电路的简化如图10所示，从图10中可以得到，仅需对子帧缓冲区首部和尾部的OFDM符号进行正交运算即可以判断该帧是否为NPSS帧。简化后的模块仅需使用22个乘法器模块即可以完成NPSS序列的检测，可以将更多资源留给NSSS信号解码模块。而如图10为正交判决模块的电路图，即进行循环移位点乘相加后，根据判决值判断两序列是否正交。

进一步地，在本申请的一些实施例中，所述NSSS信号解码模块包括：正交判决模块以及编码器；

具体地，参照图11，NSSS信号解码电路是在OFDM符号定时完成后，于每一个帧定时同步信号上升沿到来时，对子帧缓冲区进行实时检测，以判断是否为NSSS帧。因此其输入端有16*12*14位的帧数据端口、帧定时同步信号端口，其输出端为帧定时计数器复位信号端口。

NSSS信号使用长度为131的长ZC序列，该序列依次按照频域上子载波频率从低到高、时域上从先到后的顺序排列。同时根据基站ID分成4个组，每组内使用3-128共126个根序列索引值生成，不同组还使用了不同扰码。可以看出NSSS信号的生成更加复杂，需要更多资源实现解码以获取帧内定时和基站ID。

但相比NPSS信号的解码，由于NSSS是对序列中的每一个数值都进行了掩码处理，而非对一整个序列，因此处理起来更加困难。只能大量使用正交性来对一整个帧的数据进行判断。NB-IoT一共有504个基站ID，要实现解码，我们也必须准备504个处理后的ZC序列，并存储到ROM中。每个时钟上升沿来来临时，使用504*131个乘法器进行并行运算，再寻找点乘结果为0的那一路，以获取基站ID。存储到ROM中的ZC序列处理方法如下：

首先，生成126串长度为131的序列，根序列索引值分别为3-128的所有自然数；然后，随后根据掩码值对数据进行相反数处理；最后根据帧内RE顺序的n值添加反向的相位旋转。这样使用该处理后的ZC序列与接收到的NSSS帧数据相点乘即可通过正交性判断出基站ID。

进一步地，在本申请的一些实施例中，所述FFT 模块包括映射电路以及蝶形运算模块；

本设计主要使用流水线的方式设计128点FFT模块，为了方便，本节将首先介绍8点FFT，再归纳总结出128点FFT的设计。如图12所示，图12是8位FFT的流水线处理模块结构，可以看出，8点FFT模块主要由映射电路、蝶形运算模块组成，蝶形运算模块一共需要3级计算，每级计算需要使用4个蝶形运算单元。若需设计128点FFT，则需要7级流水线，每一级需要64个蝶形运算模块。FFT模块设计中，还需要建立起每一级输入和输出端口的映射关系。首先是时域顺序到输入端的映射。只需对时域上顺序的地址线进行翻转即可得到输入端数据的顺序。

如128点FFT中，若将时域上顺序的128个数据放入缓存，则需要使用7位地址来寻址。第1个数据地址为0000000，第2个为0000001。翻转后，第一个输入端口仍然对应0000000，第2个则对应1000000，也就是第65个数据。也就是说，在128点FFT中的第一级蝶形运算中的第一对，输入端应该为时域顺序的第1个和第65个数。而输出时则输出到第1个和第2个。

而从第二级开始，情况变得更加复杂。我们还是先看8位FFT，以此来推出128位FFT的情况。为了方便说明，我们将第一级输入端按从小到大的顺序编号。从下表可以看出，第一级蝶形运算的输入数据的地址对分别为(0,1),(2,3),(4,5),(6,7)，输出到(0,1),(2,3),(4,5),(6,7)。而第二级蝶形运算的输入数据地址对会变为(0,2),(4,6),(1,3),(5,7)，输出到(0,2),(4,6),(1,3),(5,7)。第三级蝶形运算的输入数据地址对分别为(0,4),(1,5),(2,6),(3,7)，输出到(0,4),(1,5),(2,6),(3,7)。不难看出，每一级蝶形运算的输入端数据的地址分别对两个括号中的前一个数值进行取值。

若将所有的数值均转换成二进制，我们不难发现，输入端口的数据是循环移位的结果。如第一级蝶形运算的输入地址对(0,1)和(2,3)中，0的二进制数是000，1的二进制数是001，向左循环移位1位，并组合成一个新地址对，可得(0,2)，正是第二级蝶形运算的第一个输入地址对。同样地，若0和1分别循环向左移动2位，可得二进制数000和100，即0和4，而(0,4)正是第三级蝶形运算的输入地址对。因此，可以使用循环移位的方式生成每一级蝶形运算输入端口的数据地址。

对于128点FFT，可得第i+1级第j+1个蝶形运算输入端口的数据应为：

(buffer[(j<<7|j)<<(7-i)], buffer[(((j+1)<<7)|(j+1))<<(7-i)])

下面讨论旋转因子的选取。我们仍然首先探讨8点FFT的情况，再推广到128点FFT。

第一级蝶形运算中旋转因子的索引值均为0，而第二级索引值为0,2，第三级为0,1,2,3。我们将这三级的索引值使用二进制表示，可以得到以下表格：

8位FFT旋转因子索引值表

个数	第1级	第2级	第3级
				第1个	000	000	000
第2个	000	000	001
				第3个	000	010	010
第4个	000	010	011

可以看出，这些数据存在按位的比特屏蔽。因此不难得出这些数据的原始数据：000，001，010，011。在第一级蝶形运算，取完整的三位二进制数，但屏蔽末尾3位；在第二级蝶形运算，取完整的三位二进制数，再屏蔽末尾2位；在第三级蝶形运算，取完整的三位二进制数，再屏蔽末尾1位。

因此不难得到，对于128点FFT，第i+1级第j+1个蝶形运算单元应该采用的旋转因子为：

Wn[ j[5:0] & (12'b111111000000>>i) ]

使用以上规则设计FFT，可以避免大量重复劳动，有利于快速生成N点FFT模块的电路。

进一步地，在本申请的一些实施例中，所述上层映射模块包括若干个解码模块以及帧寄存器；

参照图13，下行信道映射模块主要需要向上层映射NPBCH、NPDCCH、NPDSCH三个信道的内容。该模块的主要输入端口为16*12*14位的帧数据端口、帧同步信号端口、帧定时计数器端口。输出端口为NPBCH缓存输出端、NPDCCH缓存输出端、NPDSCH缓存输出端和三个数据有效端。当帧同步信号端口由低电平变为高电平时，下行信道映射模块即根据帧定时计数器端口内容判断当前帧的类型，再根据映射关系将子帧缓存器中的内容转移到各个信道解码模块，使用若干个QPSK编码模块解码后存入缓存，同时在对应的数据有效端口输出高电平以提示上层该端口数据已准备好。

NBPCH帧位于每一帧的第一个子帧，且需要进行打孔避让其他信号。NPDCCH帧和NPDSCH帧的位置不定，由上层对NPBCH帧的解码决定，因此物理层对NPDCCH帧和NPDSCH帧的位置信息还需要从接口传入。

进一步地，在本申请的一些实施例中，蝶形运算模块可以包括多个计算模块组成；

具体地，蝶形运算模块是FFT和IFFT模块的重要部分。其设计中最重要的是旋转因子的处理。

参照图14，因为FFT和IFFT中不断需要进行蝶形运算，每次蝶形运算都需要旋转因子的参与，而旋转因子的生成需要大量计算，且每一批数据需要使用的旋转因子可能不同，因此将旋转因子保存到ROM表中，且应传递给蝶形运算单元旋转因子数据而非寻址地址，以支持并发式的访问，才能获得较高的效率。

旋转因子为介于-1和1之间的小数，为了保证小数的乘法运算能正常运行，则需要对小数进行向左移位的操作，并于运算完毕后向右移动相同位数。同时，由于旋转因子的符号位需要占1位，且可能取1值，所以对于16位运算，旋转因子最多只能左移14位。

蝶形运算在复数乘法单元的基础上实现。用字母表示一个复数，其中A、B表示输入数据，C、D表示输出数据，则蝶形运算公式如下：

(3.3)

进一步地，在本申请的一些实施例中，FFT和IFF模块可以包括复数乘法模块；可以参照图15；

在FFT和IFFT中需要大量复数运算。因此设计专门的复数乘法单元非常有必要。常规下，复数的运算方法如下：

(3.4)

上式需要进行4次乘法和2次加法，总计需要62个时钟周期才能得到结果。但经过公式变形，我们可以发现式(3.4)可以简化为：

(3.5)

其中的结果可以重复使用，因此只需进行3次乘法和5次加法，总计只需40个时钟周期即可完成计算。

复数乘法单元输入端为16位有符号的被乘数A的实部、16位有符号的被乘数A的虚部、16位有符号的被乘数B的实部、16位有符号的被乘数B的虚部，输出16位有符号积的实部和16位有符号积的虚部。

进一步地，复数乘法模块可以包括若干个有符号乘法模块；参照图16，有符号乘法模块可以包括补码解码器，流水线乘法器以及补码编码器。

具体地，补码乘法计算需输入两个16位有符号被乘数，输出32位有符号的积。补码被广泛用于计算机系统中，通过使用补码，计算机能正确处理负数。在计算机系统中，正数的补码正是其本身，负数的补码生成规则为：首先生成该负数相反数的二进制数，然后对其所有位均取反得到反码，最后对反码加1得到补码。可以理解一个负数的补码与向上溢出的距离即为其对应相反数的值。因此直接将两补码相加即可得完成加减法运算。同时需要注意的是，由于补码需要使用最高位为符号位，因此其表示正数的范围将变小。

补码乘法运算单元模块工作流程设计如下：

首先，提取出两个有符号被乘数的最高一位，也就是符号位，进行异或运算。经过异或运算后即可得到积的符号；

然后，对两个有符号被乘数进行绝对值运算，得到两个15位的无符号被乘数，将这两个数送入流水线乘法器进行乘法运算，得到30位的积；

最后，根据积的符号，将这个30位的无符号积转化为补码编码的32位有符号数。

进一步地，流水线乘法器输入参数为16位无符号的被乘数，输出为32位无符号的积。如中间区域为被乘数A寄存器，以流水线的方式向下传递；右边区域为被乘数B寄存器，以流水线的方式向右传递；左边区域为部分积寄存器和半加器，以流水线的方式向下传递。

传统的乘法器工作流程如下述公式所示，将被乘数A逐次与被乘数B相与得到部分积，再将这些部分积进行移位相加，即可得到乘积。

而流水线乘法器于每个部分积之间加上了寄存器，并且保存了每一级部分积的被乘数。当每一个时钟上升沿到来时，乘法器模块将端口数据保存到第一级被乘数流水线寄存器。被乘数A寄存器与被乘数B寄存器的最低位和第1位分别相与，移位后分别输出至半加器。半加器立即计算出结果，并在下一个时钟信号上升沿时存入第一级部分积寄存器。同时被乘数A与被乘数B进入第二级寄存器，但被乘数B的后两位被丢弃，第三位变成了最低位。被乘数A与被乘数B最低位相与后输出至半加器，半加器将上一个部分积与该数值相加，即可得到两级部分积的和。如此继续循环，最终可得15个部分积的和，也就完成了乘法计算。

流水线乘法器的优点是能加快处理速度。由于每个逻辑节点都需要一定时间才能做出相应，因此大量部分积相加逻辑电路的大量逻辑节点往往需要较长时间才能完成逻辑运算并得出结果，因此若不适用流水线将导致等待时间过长。且由于不同逻辑器件的响应时间不同，若不使用流水线，还可能导致响应时间的不确定，甚至出现结果还未完全计算完毕就被取走的情况。因此，使用流水线，既能保证计算结果的正确性，还易于估计处理延时，同时还有利于提高吞吐率，乘法器使用流水线则易于处理大量连续数据。这对FFT模块设计的实现有非常大的帮助。

进一步地，本申请的一些实施例中，还可以包括串口模块；

串口因为其时序简单，且不需要额外的同步信号，仅需2根线即可实现数据的单向传输，因此被广泛使用。本申请的一些实施例中，串口模块是以调试和验证的目的设计的，所以需要一次性将物理层下行数据处理模块的输出内容全部照原样发送。

串口模块需要使用一个状态机实现状态之间的转换。在状态机的控制下，不断循环发送各个寄存器的数据。设计串口输出数据格式如下：

FN=0;D=00000 00000 00000 00000 00000\n

其中FN表示帧序号，D后面跟当前解码得到的数据，以字符原样输出。由于一个数据帧可以承载着100个资源，使用QPSK解调即可得到200比特的数据，即25个字节。加上末尾的换行符，一共需要发送37个字符。计划每一帧同步信号有效时发送一次，根据1停止位和1起始位的串口协议，发送一个字节需要10个波形，则发送频率为37*10/1ms，至少需要370000的波特率。为了适合串口标准，应选择460800波特率。

串口发送模块设计原理如图17所示，设计使用循环移位的方式控制串口，相比使用数据选择器选择发送的数据，具有节省硬件资源的优点。

进一步地，对窄带物联网芯片的编码与解码过程进行说明：

在射频电路对加载在频带的信号进行频谱搬移，得到基带信号后，物理层需要将基带信号逐步解调和解码，转化成二进制数据，并按照协议映射到上层。NB-IoT物理层的工作总体上可分为两部分，一部分是对全部基带信号的调制解调，另一部分是对信道数据的调制解调和映射。对于基带信号的调制解调，NB-IoT协议规定下行使用OFDM技术调制，上行使用SC-FDMA技术调制；在数据调制解调方面，下行使用QPSK技术调制，上行使用BPSK技术调制。

NB-IoT下行基带信号使用正交频分复用调制。正交频分复用（OFDM）是一种载波聚合技术，通过缩短子载波间距至子载波带宽的一半，能在不发生信道间干扰的情况下有效提高传输带宽。子载波间距为带宽的一半时，可以证明，子载波之间两两正交，互不干扰。同时，由于子载波之间不再存在保护间隔，因此相比常规FDM技术，相同带宽下子载波的密度更大，频谱利用率更高，因此传输效率也更高。

相比传统频分复用，由于OFDM要求子载波之间严格正交，因此稍微的频偏都会对OFDM解码带来困难，表现在每个子载波失去正交性而导致的相位旋转。这对使用高阶调制的系统影响更大，因为高阶调制系统对相位变化更加敏感。同时，由于OFDM需要良好地分离各个子载波，将信号从正交的载波中提取出来，意味着需要更多运算，所以早年一般不采用OFDM。但随着现代UE侧设备计算能力的提升以及高效纠错编码的提出，特别是快速傅里叶变换的大规模应用，使得UE侧设备能较高质量对OFDM进行接收和解码，OFDM才得以大量应用。

NB-IoT标准规定，物理层下行链路的OFDM可以使用12个子载波，子载波间隔15kHz。

NB-IoT标准的OFDM编码流程为：

步骤1，将12个子载波频域值两边添加0，填充到16个值；

步骤2，准备对时域信号进行8倍的升采样，即在末尾添加112个0，得到长度为128的时域信号；

步骤3，进行IFFT运算，得到长度为128的升采样后的时域信号；

步骤4，添加循环前缀，扩展长度到138，得到OFDM基带的时域信号。

后续则交由射频系统按时间送往频谱搬移器，将基带信号搬移为频带信号，即可以射频形式发送到空中。

类似地，NB-IoT标准的OFDM解码流程为：

首先将天线接收到的射频信号经过频谱搬移取出基带信号。

步骤11，对基带信号进行升采样，得到OFDM基带时域序列；

步骤12，持续接收138次时域信号序列并存至缓冲区，识别序列的循环前缀并去除，得到长度为128的时域信号序列；

步骤13，对时域信号降采样，每隔7个数据抽样一次，得到长度为16的时域信号；

步骤14，进行FFT运算，得到长度为16的频域信号；

步骤15，去除两边的填充值，得到12个原始频域信号。

这里对一些原理作进一步介绍：

填充、移除填充：由于快速傅里叶变换算法仅接受2的幂个数据输入，而NB-IoT标准仅使用了12个子载波，所以在调制时，需要在原12个频域数据两边各加2个值为0的数据点，解调时同样需要去除这些数据。

IFFT、FFT：数学上可以证明，对N个复数进行反傅里叶变换，即可得到这N个复数使用N个不同子载波在空中叠加的波形；对于接收端，同步地对空中数据进行N次采样，再进行傅里叶变换，就可解出原始数据。有限长离散信号的FFT的公式如式(2.1)：

(2.1)

其中：

有限长离散信号的IFFT公式如式(2.2)：

(2.2)

其中：

升采样：为了给接收端提供更丰富的位元，发送端需要对原始数据进行插值滤波，即首先在待发送频域数据末尾添加112个0，再通过IFFT变换，即可得到更加平滑的时域波形。这样可提高谐波噪声频率，使其量化噪声更容易被滤除，对发送和接收端低通滤波器的要求更低。

循环前缀添加和移除：循环前缀即将一个符号末尾的数据添加到头部一起发送。添加循环前缀有两个作用，一是最大程度避免由多径效应引起的ISI。由于OFDM是按照符号发送和接收的，若两个相邻的符号混叠在一起，接收端将无法正确恢复出每个子载波的数据。多径效应会由于信号走过的路程不同，导致上一个符号到达的时间不同，进而影响下一个符号的接收。添加循环前缀可以使该现象尽可能落在循环前缀上，避免了对后面重要的符号数据的影响。循环前缀的第二个作用是能实现符号的粗同步。作为符号末尾数据的复制，其与原始内容的相关性一定是非常高的，因此可以用粗略来判断一个符号是否接收完成，即能对符号进行粗同步。

降采样：降采样部署在接收端，指的是在一个符号128个采样点内选出16个点来恢复原始数据。可以是简单的固定间隔取样，也可以经过比较取样。这样做的好处是能降低接收端的性能要求，接收端无需处理大量数据。

窄带物联网上行基带信号调制方法；

单载波频分多址技术（SC-FDMA）被用于NB-IoT上行链路。其本质上就是只使用了少量子载波、不同用户时分复用的OFDM。NB-IoT标准中，一般使用单个子载波。但对于UE端，相比OFDM，由于其只使用了单个或少数子载波，那么其经由FFT转化为时域波形后，整体的功率谱能量更低，因此有更低的PAPR（Peak to Average Power Ratio）比，也更加省电，更加适合移动端上行数据的发送。而要做到多UE端的多址接入，单载波频分多址使用时分和频分复用的方式。每个用户按照调度在指定的时频位置发送数据，各个用户的波形经过空中叠加，由基站解码即可实现多个用户按照切割的方式共同使用一块资源。

单载波频分多址的调制方式与OFDM类似，但不同于直接通过分割OFDM资源来实现多用户接入，SC-FDMA为了降低峰值功率均值比（PAPR），首先需要对原始数据进行DFT，将时域信号转化为频域信号，再使用载波映射将频域信号映射到指定子载波，后续其他步骤与OFDM调制相同。

这里对SC-FDMA调制技术抑制PAPR比的解决方案作进一步说明。首先对于OFDM，若使用BPSK调制，传输一个符号时PAPR比为：

(2.3)

而OFDM直接使用IFFT转换为时域信号发射，每一路BPSK调制的信号均被叠加入最终波形，结合式(2.2)，可以看出每一路信号的能量是线性叠加的，若某时刻各子载波的相位均相同，则叠加后PAPR比为N。对于NB-IoT协议，N=12，其最大功率大大超出了平均功率。

而若使用SC-FDMA，首先保证了DFT点数远小于IFFT点数，因此相当于仅使用了少量的频域数据。况且这些频域数据是经过DFT变换生成的，其功率进一步被分散，因此PAPR比更低。

更高的PAPR比意味着射频端运放需要更加大的线性区，即需要更加优质的运放，进而使成本上升。这在基站端可以承受，但对于UE侧设备来说成本太高，所以NB-IoT协议下行使用OFDM调制，而上行使用SC-FDMA调制。

在本说明书的上述描述中，参考术语“一个实施方式/实施例”、“另一实施方式/实施例”或“某些实施方式/实施例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

尽管已经示出和描述了本申请的实施方式，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

以上是对本申请的较佳实施进行了具体说明，但本申请并不限于所述实施例，熟悉本领域的技术人员在不违背本申请精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (8)

1.一种窄带物联网芯片编码与解码电路，其特征在于，包括

下行处理模块，用于对射频基带IQ路数据进行采样解码，得到解码数据和同步定时数据，并将所述同步定时数据以及所述解码数据发送至上层MAC电路；

其中所述下行处理模块包括OFDM解码模块；所述OFDM解码模块包括FFT模块；所述FFT模块用于将去除了循环前缀的符号数据进行解码以获得频域数据；

上行处理模块，用于将上层MAC电路的数据进行编码并发送至射频电路；

所述上行处理模块包括SC-FDMA调制模块；所述SC-FDMA调制模块包括IFFT模块；所述IFFT模块用于对时域信号进行升采样。

2.根据权利要求1所述一种窄带物联网芯片编码与解码电路，其特征在于，所述下行处理模块还包括：子帧缓存器、同步定时模块、NPSS信号解码模块、NSSS信号解码模块、上层映射模块；所述OFDM解码模块与所述子帧缓存器连接，所述同步定时模块与所述OFDM解码模块连接，所述NPSS信号解码模块与所述子帧缓存器连接；所述NSSS信号解码模块与所述子帧缓存器以及所述同步定时模块连接；所述上层映射模块与所述同步定时模块、所述NPSS信号解码模块以及所述子帧缓存器连接。

3.根据权利要求1所述一种窄带物联网芯片编码与解码电路，其特征在于，所述上行处理模块还包括上行信道映射模块；所述上行信道映射模块与所述SC-FDMA调制模块连接。

4.根据权利要求2所述一种窄带物联网芯片编码与解码电路，其特征在于，所述同步定时模块包括8位加法器以及14位加法器，所述8位加法器与所述14位加法器串联连接。

5.根据权利要求2所述一种窄带物联网芯片编码与解码电路，其特征在于，所述NPSS信号解码模块包括：正交判决模块以及与非运算模块。

6.根据权利要求2所述一种窄带物联网芯片编码与解码电路，其特征在于，所述NSSS信号解码模块包括：正交判决模块以及编码器。

7.根据权利要求1所述一种窄带物联网芯片编码与解码电路，其特征在于，所述FFT 模块包括映射电路以及蝶形运算模块。

8.根据权利要求2所述一种窄带物联网芯片编码与解码电路，其特征在于，所述上层映射模块包括若干个解码模块以及帧寄存器。

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