CN115017081A - 基于国产fpga的多路srio接口时钟资源共享系统 - Google Patents

基于国产fpga的多路srio接口时钟资源共享系统 Download PDF

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Abstract

本方案属于共享存储技术领域，具体涉及基于国产FPGA的多路SRIO接口时钟资源共享系统。包括：FPGA芯片，所述FPGA上设有：差分输入时钟缓冲器IBUFDS，用于对差分输入的第一电信号和第二电信号进行转换处理，得到单端信号；全局时钟缓冲器BUFG，用于对单端信号进行同步处理，得到无延迟的单端信号；混合模式时钟管理器MMCM，用于对无延迟的单端信号进行处理，得到多倍频的第一时钟信号；还得到第二时钟信号。本方案通过设置将逻辑时钟log_cl、物理层时钟phy_clk和高速串行收发器的并行数据时钟gt_pcs_clk均设置共享，满足了物理位置相邻、传输带宽相同的超过十路的SRIO接口的BUFG资源，减少了BUFG资源，降低了制造成本，具有较高的使用价值和推广价值。

Description

基于国产FPGA的多路SRIO接口时钟资源共享系统
技术领域
本方案属于共享存储技术领域，具体涉及基于国产FPGA的多路SRIO接口时钟资源共享系统。
背景技术
随着软件无线电技术和阵列信号处理技术的不断发展，信号处理所需要实时处理的数据路数也在迅速增大，这就使得数据流传输到某一块汇总芯片后形成高密度传输，BUFG数量超标问题面临很大挑战。
以往低密度GTH传输不需要考虑BUFG超标问题，但是本文提及的16路GTH输入再输出问题的解决，就面临BUFG不足的问题，需要从GTH本身和GTH与LVDS高低配传输结合两个方面来解决问题高密度传输问题。BUFG是全局时钟网络，它可以驱动所有的IO和逻辑，一般在配置MMCM或PLL时会用到，使时钟延时和抖动最小。合并BUFG传输方案是解决高速高密度传输数据问题的其中一个方案，目前可以实现4个IPCORE共用一个BUFG，甚至是8个IPCORE共用一个BUFG。
专利号为CN112948309A的专利公开了一种基于FPGA的减少BUFG资源的实时传输实现系统及方法，包括主控模块和辅助模块，所述主控模块与辅助模块相连接；所述主控模块包括高速采集板、信号处理板和时序控制板，所述高速采集板与信号处理板相连接，所述信号处理板与时序控制板相连接；所述辅助模块包括电源模块、板卡和机箱背板；所述机箱背板上设置有数据外部接口、同步时钟接口和射频时钟接口，所述辅助模块上设置有检测板，所述检测板包括第一汇总芯片、第二汇总芯片、第三汇总芯片和第四汇总芯片，所述第四汇总芯片产生BUFG超标问题。
该发明为后续高速宽带多路数据处理得以顺利进行奠定了基础，具有很实用的工程价值。但是目前国产FPGA内部的时钟BUFG资源最多32个，对于多路SRIO，每路SRIO需要5个BUFG资源，对于10多路的SRIO接口，如果分开使用就会超过32个BUFG的使用，需要通过时钟资源进行共享，来满足超过十多路的SRIO接口的BUFG资源。
发明内容
本方案提供一种减少BUFG资源的基于国产FPGA的多路SRIO接口时钟资源共享系统。
为了达到上述目的，本方案提供一种基于国产FPGA的多路SRIO接口时钟资源共享系统，包括：FPGA芯片，所述FPGA上设有：
差分输入时钟缓冲器IBUFDS，用于对差分输入的第一电信号和第二电信号进行转换处理，得到单端信号；
全局时钟缓冲器BUFG，用于对单端信号进行同步处理，得到无延迟的单端信号；
混合模式时钟管理器MMCM，用于对无延迟的单端信号进行处理，得到多倍频的第一时钟信号；还得到第二时钟信号；通过第二时钟信号的上升沿，对输入到7-Series GTX或者Serial Rapidlo gens的原始数据进行对齐，得到数据；
refclk是由系统时钟sys_clk_p和sys_clk_n经过差分信号输入缓冲IBUFDS得到的；refclk分别与多个7-Series GTX 通讯；
全局时钟缓冲器BUFG设有五个，第一个BUFG分别与refclk和MMCM通讯，第二个BUFG分别与MMCM和逻辑时钟log_cl通讯，第三个BUFG分别与MMCM和逻辑时钟log_cl通讯，第四个BUFG分别与MMCM和gt_pcs_clk通讯，第五个BUFG分别与MMCM和gt_clk通讯，
逻辑时钟log_cl、物理层时钟phy_clk和高速串行收发器的并行数据时钟gt_pcs_clk均被共享；
GTX模块主要功能是实现串并转换、并串转换，在模拟电路中使用单bit传输，光模块是将电信号转为光信号，使信号通过光纤进行传输。
本方案的原理：速率相同或位置相邻的图像数据经过多个SRIO接口接收，由FPGA上系统时钟sys_clk_p和sys_clk_n经过差分信号输入缓冲IBUFDS得到refclk，然后对单端信号进行同步处理，得到无延迟的单端信号；用于对无延迟的单端信号进行处理，得到多倍频的第一时钟信号；还得到第二时钟信号；通过第二时钟信号的上升沿，对输入到7-SeriesGTX或者Serial Rapidlo gens的原始数据进行对齐，得到数据；然后通过全局时钟缓冲器BUFG传输给GTX模块，GTX模块主要功能是实现串并转换、并串转换，在模拟电路中使用单bit传输，光模块是将电信号转为光信号，使信号通过光纤进行传输。
本方案的有益效果：
（1）通过设置将逻辑时钟log_cl、物理层时钟phy_clk和高速串行收发器的并行数据时钟gt_pcs_clk均设置共享，满足了物理位置相邻、传输带宽相同的超过十路的SRIO接口的BUFG资源，减少了BUFG资源，降低了制造成本，具有较高的使用价值和推广价值。
（2）通过在两个BUFG之间设置MMCM，实现了最低的抖动和抖动滤波，为高性能的FPGA设计提供更高性能的时钟管理功能。
(3)时钟信号只有经过BUFG之后才可以驱动全局时钟网络。一个全局时钟输入能直接从差分全局时钟引脚对的一端连接到全局时钟缓冲器的输入。BUFG是把局部时钟转为全局时钟，减少时钟延迟。
进一步，SRIO接口上设有lane speed和lane width，当多个SRIO接口上lanespeed和lane width一致时，表示速率相同。
进一步，FPGA上设有多个bank，当多个bank的位置相邻时，则为物理位置相邻。
进一步,高速bank情况下，差分输入时钟缓冲器IBUFDS 采用IBUFDS_GTE2。对于高速bank，需要使用IBUFDS_GTE2，如果仍然使用IBUFDS，此时在编译或者生成bit时报错，提示该时钟约束有问题，正常差分时钟的电平是不需要约束的，约束完后可以生成bit，但是转出的单端时钟不能使用。
进一步，log_clk和物理层时钟phy_clk相同。在共享时钟中可以得到最大化数据的吞吐量。
进一步，refclk分别与两个7-Series GTX通讯。多路SRIO输出的信号经7-SeriesGTX将电信号转为光信号，使信号通过光纤进行传输。
进一步，log_clk和cfg_clk直连在一起。更加节省时钟资源。
附图说明
图1为本发明实施例的单个SRIO时钟资源图。
图2为本发明实施例的多个srio接口共享时钟资源图示。
具体实施方式
下面通过具体实施方式进一步详细说明：
实施例基本如附图2所示：
一种基于国产FPGA的多路SRIO接口时钟资源共享系统，包括：FPGA芯片，所述FPGA上设有：
差分输入时钟缓冲器IBUFDS，用于对差分输入的第一电信号和第二电信号进行转换处理，得到单端信号；高速bank情况下，采用差分输入时钟缓冲器IBUFDS_GTE2。对于高速bank，需要使用IBUFDS_GTE2，如果仍然使用IBUFDS，此时在编译或者生成bit时报错，提示该时钟约束有问题，正常差分时钟的电平是不需要约束的，约束完后可以生成bit，但是转出的单端时钟不能使用。
全局时钟缓冲器BUFG，用于对单端信号进行同步处理，得到无延迟的单端信号；一个全局时钟输入能直接从差分全局时钟引脚对的一端连接到全局时钟缓冲器的输入。BUFG是把局部时钟转为全局时钟，减少时钟延迟。
混合模式时钟管理器MMCM，用于对无延迟的单端信号进行处理，得到多倍频的第一时钟信号；还得到第二时钟信号；通过第二时钟信号的上升沿，对输入到7-Series GTX或者Serial Rapidlo gens的原始数据进行对齐，得到数据。FPGA的输入端间接通过MMCM列中的垂直时钟网络驱动BUFG。
refclk是由系统时钟sys_clk_p和sys_clk_n经过差分信号输入缓冲IBUFDS得到的；refclk分别与2个7-Series GTX 通讯；
全局时钟缓冲器BUFG设有五个，第一个BUFG分别与refclk和MMCM通讯，第二个BUFG分别与MMCM和逻辑时钟log_cl通讯，第三个BUFG分别与MMCM和逻辑时钟log_cl通讯，第四个BUFG分别与MMCM和gt_pcs_clk通讯，第五个BUFG分别与MMCM和gt_clk通讯，
逻辑时钟log_cl、物理层时钟phy_clk和高速串行收发器的并行数据时钟gt_pcs_clk均被共享；
log_clk和cfg_clk直连在一起。更加节省时钟资源。
物理层时钟phy_clk、log_clk和cfg_clk均与Serial Rapidlo Gens U1和SerialRapidlo Gens U2通讯。
高速串行收发器的并行数据时钟gt_pcs_clk分别与Serial Rapidlo Gens U1、2个7-Series GTX和Serial Rapidlo Gens U2 通讯。
gt_clk与两个7-Series GTX通讯。
GTX模块主要功能是实现串并转换、并串转换，在模拟电路中使用单bit传输，光模块是将电信号转为光信号，使信号通过光纤进行传输。
SRIO接口上设有lane speed和lane width，当多个SRIO接口上lane speed和lanewidth一致时，则表示速率相同，比如lane_speed = 3.125g,lane_width =1。
FPGA上设有多个bank，当多个bank的位置相邻时，则为物理位置相邻。比如bank110,bank111,bank112就是3个相邻的bank，这三个bank就满足位置相邻的要求。
如附图2所示：
对于多路SRIO，每路SRIO需要5个BUFG资源，对于十多路的SRIO接口，如果分开使用就会超过32个BUFG的使用，需要通过时钟资源进行共享，来满足超过十多路的SRIO接口的BUFG资源。
具体操作：
当多个SRIO接口上的lane speed和lane width一致时，或者多个bank位置相邻时，共同使用该系统，多个SRIO接口接收图像数据后，由FPGA上的系统时钟sys_clk_p和sys_clk_n经过差分信号输入缓冲IBUFDS得到refclk，然后对单端信号进行同步处理，得到无延迟的单端信号；用于对无延迟的单端信号进行处理，得到多倍频的第一时钟信号；还得到第二时钟信号；通过第二时钟信号的上升沿，对输入到7-Series GTX或者SerialRapidlo gens的原始数据进行对齐，得到数据；然后通过全局时钟缓冲器BUFG传输给GTX模块，GTX模块主要功能是实现串并转换、并串转换，在模拟电路中使用单bit传输，光模块是将电信号转为光信号，使信号通过光纤进行传输。
以上所述的仅是本发明的实施例，方案中公知的具体结构及特性等常识在此未作过多描述。应当指出，对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以作出若干变形和改进，这些也应该视为本发明的保护范围，这些都不会影响本发明实施的效果和专利的实用性。本申请要求的保护范围应当以其权利要求的内容为准，说明书中的具体实施方式等记载可以用于解释权利要求的内容。

Claims (7)

1.基于国产FPGA的多路SRIO接口时钟资源共享系统，包括FPGA芯片，其特征在于：
所述FPGA上设有：
差分输入时钟缓冲器IBUFDS，用于对差分输入的第一电信号和第二电信号进行转换处理，得到单端信号；
全局时钟缓冲器BUFG，用于对单端信号进行同步处理，得到无延迟的单端信号；
混合模式时钟管理器MMCM，用于对无延迟的单端信号进行处理，得到多倍频的第一时钟信号；还得到第二时钟信号；通过第二时钟信号的上升沿，对输入到7-Series GTX或者Serial Rapidlo gens的原始数据进行对齐，得到数据；
refclk是由系统时钟sys_clk_p和sys_clk_n经过差分信号输入缓冲IBUFDS得到的；refclk分别与多个7-Series GTX 通讯；
全局时钟缓冲器BUFG设有五个，第一个BUFG分别与refclk和MMCM通讯，第二个BUFG分别与MMCM和逻辑时钟log_cl通讯，第三个BUFG分别与MMCM和逻辑时钟log_cl通讯，第四个BUFG分别与MMCM和gt_pcs_clk通讯，第五个BUFG分别与MMCM和gt_clk通讯，
逻辑时钟log_cl、物理层时钟phy_clk和高速串行收发器的并行数据时钟gt_pcs_clk均被共享；
GTX模块主要功能是实现串并转换、并串转换，在模拟电路中使用单bit传输，光模块是将电信号转为光信号，使信号通过光纤进行传输。
2.根据权利要求1所述的基于国产FPGA的多路SRIO接口时钟资源共享系统，其特征在于：SRIO接口上设有lane speed和lane width，当多个SRIO接口上lane speed和lanewidth一致时，表示速率相同。
3.根据权利要求2所述的基于国产FPGA的多路SRIO接口时钟资源共享系统，其特征在于：FPGA上设有多个bank，当多个bank的位置相邻时，则为物理位置相邻。
4.根据权利要求1所述的基于国产FPGA的多路SRIO接口时钟资源共享系统，其特征在于：高速bank情况下，差分输入时钟缓冲器IBUFDS 采用IBUFDS_GTE2。
5.根据权利要求1所述的基于国产FPGA的多路SRIO接口时钟资源共享系统，其特征在于：log_clk和物理层时钟phy_clk相同。
6.根据权利要求1所述的基于国产FPGA的多路SRIO接口时钟资源共享系统，其特征在于：refclk分别与两个7-Series GTX 通讯。
7.根据权利要求1所述的基于国产FPGA的多路SRIO接口时钟资源共享系统，其特征在于：log_clk和cfg_clk直连在一起。
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