CN115000048A - 测试接触孔阻值的版图 - Google Patents
测试接触孔阻值的版图 Download PDFInfo
- Publication number
- CN115000048A CN115000048A CN202210766634.2A CN202210766634A CN115000048A CN 115000048 A CN115000048 A CN 115000048A CN 202210766634 A CN202210766634 A CN 202210766634A CN 115000048 A CN115000048 A CN 115000048A
- Authority
- CN
- China
- Prior art keywords
- pattern
- contact hole
- layout
- patterns
- grid electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
Abstract
本发明提供一种测试接触孔阻值的版图，包括第一有源区图形；横跨第一有源区图形的第一、二栅极图形，且第一有源区图形隔断第一、二栅极图形；设于第一、二栅极图形间，且设于第一有源区图形上的第一接触孔图形；分别设于第一、二栅极图形两侧，且设于第一有源区图形上的第二、三接触孔图形；分别设于第一至三接触孔图形上的第一至三金属层图形；第三栅极图形；设于第三栅极图形上的第四接触孔图形，以及设于第四接触孔图形两端，且设于第三栅极图形上的第五、六接触孔图形；分别设于第四至六接触孔图形上的第四至第六金属层图形。本发明的版图制造出的器件，能够分别测试在有源区上的接触孔和在栅极上的接触孔两种类型的阻值。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种测试接触孔阻值的版图。
背景技术
现行28纳米及以下的工艺中方形接触孔阻值主要分为两种，分别接触孔在有源区的阻值和接触孔在栅极的阻值，这些测试都采用开尔文测试方式，开尔文四线检测(KelvinFour-terminal sensing)也被称之为四端子检测(4T检测，4T sensing)、四线检测或4点探针法，它是一种电阻抗测量技术，使用单独的对载电流和电压检测电极，相比传统的两个终端(2T)传感能够进行更精确的测量。开尔文四线检测被用于一些欧姆表和阻抗分析仪，并在精密应变计和电阻温度计的接线配置。也可用于测量薄膜的薄层电阻。四线检测的关键优点是分离的电流和电压的电极，消除了布线和接触电阻的阻抗。但是，这种测试是在单个接触孔的图形中进行的，不能反映芯片中某些特别版图的接触孔阻值。
尤其是在SRAM(静态随机存取存储器)版图中，接触孔的密度是最紧的，目前在WAT(晶圆允收测试)测试中接触孔的测试方式无法完全反映SRAM中的实际阻值情况，从而无法监控SRAM的接触孔工艺制程。
为解决上述问题，需要一种新型的测试接触孔阻值的版图。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种测试接触孔阻值的版图，用于解决现有技术中在SRAM版图中，在WAT测试中接触孔的测试方式无法完全反映SRAM中的实际阻值情况，从而无法监控SRAM的接触孔工艺制程的问题。
为实现上述目的及其他相关目的，本发明提供一种测试接触孔阻值的版图，包括：
第一有源区图形；
横跨所述第一有源区图形的第一、二栅极图形，且所述第一有源区图形隔断所述第一、二栅极图形；
设于所述第一、二栅极图形间，且设于所述第一有源区图形上的第一接触孔图形；
分别设于所述第一、二栅极图形两侧，且设于所述第一有源区图形上的第二、三接触孔图形；
分别设于所述第一至三接触孔图形上的第一至三金属层图形；
第三栅极图形；
设于所述第三栅极图形上的第四接触孔图形，以及设于所述第四接触孔图形两端，且设于第三栅极图形上的第五、六接触孔图形；
分别设于所述第四至六接触孔图形上的第四至第六金属层图形。
优选地，所述版图中栅极图形依次等距分布。
优选地，所述第一接触孔的形状为正方形。
优选地，所述第四接触孔图形的形状为正方形。
优选地，所述第一有源区图形不与所述第一、二栅极图形之外的栅极图形重叠。
优选地，所述第一至六金属层图形间互不重叠。
优选地，所述版图中相邻的栅极图形上设有连接图形。
优选地，所述第二、三接触孔图形的形状均为长方形，其分别设于所述第一有源区图形和第四栅极图形、所述第一有源区图形和第五栅极图形上。
优选地，所述第五、六接触孔图形的形状均为长方形，其分别设于所述第三栅极图形和第二有源区图形、所述第三栅极图形和第三有源区图形上。
优选地，所述版图用于静态随机存取存储器的接触孔阻值测试。
如上所述，本发明的测试接触孔阻值的版图，具有以下有益效果：
本发明的版图制造出的器件，能够分别测试在有源区上的接触孔和在栅极上的接触孔两种类型的阻值。
附图说明
图1显示为本发明的测试在有源区上的接触孔阻值版图示意图；
图2显示为本发明的测试在栅极上的接触孔阻值版图示意图；
图3显示为本发明的测试在有源区上的接触孔阻值器件示意图；
图4显示为本发明的测试在栅极上的接触孔阻值器件示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1和图2，本发明提供一种测试接触孔阻值的版图，包括：
请参阅图1所示的局部版图，其包括第一有源区图形01；
横跨第一有源区图形01的第一、二栅极图形(02，03)，且第一有源区图形01隔断第一、二栅极图形(02，03)，即将第一、二栅极图形(02，03)分隔成由上下两部分间隔设置的栅极图形；
在本发明的实施例中，版图中栅极图形依次等距分布。
在本发明的实施例中，版图中相邻的栅极图形上设有连接图形。
在本发明的实施例中，第一有源区图形01不与第一、二栅极图形(02，03)之外的栅极图形重叠。
设于第一、二栅极图形(02，03)间，且设于第一有源区图形01上的第一接触孔图形04；
在本发明的实施例中，第一接触孔的形状为正方形。
分别设于第一、二栅极图形(02，03)两侧，且设于第一有源区图形01上的第二、三接触孔图形(05,06)；
在本发明的实施例中，第二、三接触孔图形(05,06)的形状均为长方形，其分别设于第一有源区图形01和第四栅极图形17、第一有源区图形01和第五栅极图形18上。
分别设于第一至三接触孔图形上的第一至三金属层图形(07,08,09)，其中第一金属层图形07的左端与第二金属层图形08的左端之间，构成第一接触孔图形04与第二接触孔图形05间的电流测试回路；第一金属层图形07的右端与第三金属层图形09的右端间，构成第一接触孔图形04与第三接触孔图形06间的电压测试回路。
在本发明的实施例中，请参阅图3所制得的器件，能够测试在有源区上的接触孔电阻。
请参阅图2所示的局部版图，其包括第三栅极图形10；
设于第三栅极图形10上的第四接触孔图形11，以及设于第四接触孔图形11两端，且设于第三栅极图形10上的第五、六接触孔图形(12,13)；
在本发明的实施例中，第五、六接触孔图形(12,13)均设于第三栅极图形10的左侧，第五、六接触孔图形(12,13)均设于第三栅极图形10上，且第五接触孔图形12位于第四接触孔图形11的上端，第六接触孔图形13位于第四接触孔图形11的下端。
在本发明的实施例中，第四接触孔图形11的形状为正方形。
分别设于第四至六接触孔图形(11，12，13)上的第四至六金属层图形(15，14，16)，其中第四金属层图形15的左端与第六金属层图形16的左端之间，构成第四接触孔图形11与第六接触孔图形13间的电压测试回路；第四金属层图形15的右端与第五金属层图形14的右端间，构成第四接触孔图形11与第五接触孔图形12间的电流测试回路。
在本发明的实施例中，第五、六接触孔图形(12,13)的形状均为长方形，其分别设于第三栅极图形10和第二有源区图形19、第三栅极图形10和第三有源区图形20上。
在本发明的实施例中，请参阅图4所制得的器件，能够测试在栅极上的接触孔阻值。
在本发明的实施例中，第一至六金属层图形间互不重叠。
在本发明的实施例中，版图用于静态随机存取存储器的接触孔阻值测试。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
综上所述，本发明的版图制造出的器件，能够分别测试在有源区上的接触孔和在栅极上的接触孔两种类型的阻值。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种测试接触孔阻值的版图，其特征在于，至少包括：
第一有源区图形；
横跨所述第一有源区图形的第一、二栅极图形，且所述第一有源区图形隔断所述第一、二栅极图形；
设于所述第一、二栅极图形间，且设于所述第一有源区图形上的第一接触孔图形；
分别设于所述第一、二栅极图形两侧，且设于所述第一有源区图形上的第二、三接触孔图形；
分别设于所述第一至三接触孔图形上的第一至三金属层图形；
第三栅极图形；
设于所述第三栅极图形上的第四接触孔图形，以及设于所述第四接触孔图形两端，且设于第三栅极图形上的第五、六接触孔图形；
分别设于所述第四至六接触孔图形上的第四至第六金属层图形。
2.根据权利要求1所述的测试接触孔阻值的版图，其特征在于：所述版图中栅极图形依次等距分布。
3.根据权利要求1所述的测试接触孔阻值的版图，其特征在于：所述第一接触孔的形状为正方形。
4.根据权利要求3所述的测试接触孔阻值的版图，其特征在于：所述第四接触孔图形的形状为正方形。
5.根据权利要求1所述的测试接触孔阻值的版图，其特征在于：所述第一有源区图形不与所述第一、二栅极图形之外的栅极图形重叠。
6.根据权利要求1所述的测试接触孔阻值的版图，其特征在于：所述第一至六金属层图形间互不重叠。
7.根据权利要求1所述的测试接触孔阻值的版图，其特征在于：所述版图中相邻的栅极图形上设有连接图形。
8.根据权利要求1所述的测试接触孔阻值的版图，其特征在于：所述第二、三接触孔图形的形状均为长方形，其分别设于所述第一有源区图形和第四栅极图形、所述第一有源区图形和第五栅极图形上。
9.根据权利要求1所述的测试接触孔阻值的版图，其特征在于：所述第五、六接触孔图形的形状均为长方形，其分别设于所述第三栅极图形和第二有源区图形、所述第三栅极图形和第三有源区图形上。
10.根据权利要求1所述的测试接触孔阻值的版图，其特征在于：所述版图用于静态随机存取存储器的接触孔阻值测试。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210766634.2A CN115000048A (zh) | 2022-06-30 | 2022-06-30 | 测试接触孔阻值的版图 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210766634.2A CN115000048A (zh) | 2022-06-30 | 2022-06-30 | 测试接触孔阻值的版图 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115000048A true CN115000048A (zh) | 2022-09-02 |
Family
ID=83020463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210766634.2A Pending CN115000048A (zh) | 2022-06-30 | 2022-06-30 | 测试接触孔阻值的版图 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115000048A (zh) |
-
2022
- 2022-06-30 CN CN202210766634.2A patent/CN115000048A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1264868A (en) | Semiconductor defect monitor for diagnosing processing-induced defects | |
| US20080160656A1 (en) | Addressable hierarchical metal wire test methodology | |
| US8264235B2 (en) | Test structure for detection of defect devices with lowered resistance | |
| JPS63196054A (ja) | 集積回路においてスポット欠陥を検出する装置及び方法 | |
| US7105856B1 (en) | Test key having a chain circuit and a kelvin structure | |
| CN213278088U (zh) | 一种测试结构 | |
| CN115000048A (zh) | 测试接触孔阻值的版图 | |
| JPH04199651A (ja) | 半導体装置およびその製造方法 | |
| US8487641B2 (en) | Pad structure and test method | |
| CN111458617A (zh) | 半导体器件可靠性检测方法、装置、计算机设备及介质 | |
| CN216354196U (zh) | 一种半导体器件及测试系统 | |
| US6977512B2 (en) | Method and apparatus for characterizing shared contacts in high-density SRAM cell design | |
| US6989682B1 (en) | Test key on a wafer | |
| KR100295916B1 (ko) | 최소 영역 디자인 룰 측정을 위한 테스트 구조 및 그 방법 | |
| TW200402816A (en) | Zoom in pin nest structure, test vehicle having the structure, and method of fabricating the structure | |
| CN111933619B (zh) | 测试结构及其测试方法 | |
| US7924042B2 (en) | Semiconductor device, and design method, inspection method, and design program therefor | |
| Khare et al. | SRAM-based extraction of defect characteristics | |
| CN1404122A (zh) | 检视测试区内导电层间电性瑕疵的方法 | |
| CN114695318A (zh) | Wat电性测试版图 | |
| CN113539349A (zh) | 一种测试基板、llcr测量方法及测试基板测试方法 | |
| CN203850293U (zh) | 一种用于监测套刻偏移的测试结构 | |
| CN206930743U (zh) | Wat测试监控系统 | |
| CN117276247A (zh) | 半导体测试结构及其测试方法 | |
| KR100370127B1 (ko) | 모니터 패턴의 홀 불량 검출방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |