CN114978183A - 一种基于类锯齿波比较型adc的多通道采样装置及方法 - Google Patents
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Abstract
本发明属于核辐射探测领域，提供了一种基于类锯齿波比较型ADC的多通道采样装置及方法，它解决了ASIC造价昂贵，研发周期长的问题，此方案设计周期短，造价低，灵活性强，适合应用在各种新型核辐射探测器的信号处理电子学系统里，其技术方案为：将待测电压波形连接至电压比较器的正向输入端，锯齿波输入至电压比较器的负向输入端；将待测电压波形经过与类锯齿波比较后，得到采样后的脉冲信号；对脉冲信号的脉冲宽度进行时间内插，将脉冲进行细分；将时间内插后的脉冲信号进行锁存得到脉宽量化值；将脉宽量化值进行编码和修正得到编码二进制数并经过数据缓存进行同步和输出。
Description
技术领域
本发明属于核辐射探测领域，尤其涉及一种基于类锯齿波比较型ADC的多通道采样装置及方法。
背景技术
本部分的陈述仅仅是提供了与本发明相关的背景技术信息，不必然构成在先技术。
目前，在核辐射探测领域，辐射探测器和相应的核电子学将粒子沉积的能量转化为数字信号，可以测量粒子的动量、能量、电荷量等物理量信息。随着探测技术的发展，传统探测器(例如电阻板室、正比室、光电倍增管PMT等)逐渐向微结构探测器发展，出现了如窄条薄气隙室(small-strip Thin Gap Chamber,sTGC)、微型网状结构气体探测器(Micromegas)等新型高密度通道的粒子探测器。随着半导体技术的发展，最近十年间发展起来的硅光电倍增管(Silicon Photomultiplier，SiPM)，由于体积小、增益高、偏压低、受温度影响低等特点，也同样成为了核辐射探测技术研究的对象。
针对这些新型多通道探测器，为了获得高精度的信号提取，通常将探测器信号进行全波形数字化，再采用各种幅度和时间提取算法对信号进行高质量的还原，除此之外，一个探测通道，对应着一个电子学读出通道。
对于成百上千通道的探测器来说，采用商用器件设计的读出电子学系统将是相当庞大，目前解决此问题的一个途径是采用专用集成电路ASIC技术来设计小型化的核电子学系统，但是，ASIC造价昂贵，研发周期长。
发明内容
为了解决上述背景技术中存在的至少一项技术问题，本发明的第一个方面提供一种基于类锯齿波比较型ADC的多通道采样装置，其为小型化、全波形采样、多通道核电子学系统提供了一种全新的设计方案，此方案设计周期短，造价低，灵活性强，适合应用在各种新型核辐射探测器的信号处理电子学系统里。
为了实现上述目的，本发明采用如下技术方案：
一种基于类锯齿波比较型ADC的多通道采样装置，包括模拟电路和数字电路；
所述模拟电路包括类锯齿波产生器，所述数字部分包括FPGA，所述FPGA内部包括电压比较器和脉宽计算模块；所述电压比较器的正向输入端连接待测电压波形，负向输入端连接类锯齿波产生器，输出端和脉宽计算模块连接；
所述电压比较器用于将待测电压波形与类锯齿波比较后，得到采样后的脉冲信号，所述脉宽计算模块包括时间内插模块、D触发器阵列、编码及实时修正模块以及数据缓存模块，所述时间内插模块用于将采样后的脉冲信号的脉冲宽度进行时间内插，所述D触发器阵列用于将时间内插后的脉冲信号进行锁存得到脉宽量化值，所述编码及实时修正模块用于将脉宽量化值进行编码和修正得到编码二进制数，经过数据缓存模块进行时钟同步和输出。
作为一种实施方式，所述类锯齿波产生器包括放大器、电容、电阻、第一晶体管和第二晶体管、正电压源和负电压源；
所述放大器采用负反馈的方式连接至第二晶体管的发射极，发射极通过电阻连接至负电压源，第二晶体管的集电极和第一晶体管的发射极连接，第一晶体管的发射极连接至电容，第一晶体管的集电极连接至正电压源。
作为一种实施方式，所述装置还包括时钟芯片、低压电源、大容量存储器和万兆网接口；
所述时钟芯片用于为FPGA提供输入时钟；
所述低压电源用于为FPGA提供正常工作所需的各类电源；
所述大容量存储器用于暂存多通道比较型ADC采样后的数据；
所述万兆网用于读取外部存储器所暂存的数据。
作为一种实施方式，所述FPGA还包括锁相环PLL，类锯齿波产生器由锁相环PLL输出时钟进行驱动；所述FPGA内部锁相环PLL输出连接类锯齿波产生器中第二晶体管的基极，第二晶体管的发射极连接电压比较器的负向端。
作为一种实施方式，所述FPGA还包括环形振荡器和控制逻辑模块，所述控制逻辑模块用于根据实时修正是否完成来控制环形振荡器的使能和关闭，如果修正未完成，则控制环形振荡器使能，输送随机的上升沿给实时修正模块，直到修正完成，在修正完成后，实时修正模块会发送修正完成信号，使得振荡器关闭，振荡器不再震荡。
作为一种实施方式，所述控制环形振荡器使能，输送随机的上升沿给实时修正模块，直到修正完成包括由奇数个反相器构成的环形振荡器产生随机的振荡时钟，振荡时钟的上升沿，随机地落到各个内插单元上，利用FPGA内部的随机存储器建立微分查找表，采用bin-by-bin的方法利用已建立的微分查找表建立积分查找表，完成非线性修正过程。
作为一种实施方式，所述电压比较器采用电压比较型的SSTL接收器。
作为一种实施方式，所述时间内插模块，由FPGA内部的延迟单元或者全加器的进位单元构成。
为了解决上述问题，本发明的第二个方面提供一种基于类锯齿波比较型ADC的多通道采样方法，其在FPGA内部采用电压参考型接收器作为电压比较器，只需要一个锯齿波产生器模块，可以实现上百通道的全波形采样通道。
为了实现上述目的，本发明采用如下技术方案：
将待测电压波形连接至电压比较器的正向输入端，锯齿波输入至电压比较器的负向输入端；
将待测电压波形经过与类锯齿波比较后，得到采样后的脉冲信号；
对脉冲信号的脉冲宽度进行时间内插，将脉冲进行细分；
将时间内插后的脉冲信号进行锁存得到脉宽量化值；
将脉宽量化值进行编码和修正得到编码二进制数并经过数据缓存进行同步和输出。
本发明的有益效果是：
本发明通过在FPGA内部采用电压参考型接收器作为电压比较器，只需要一个锯齿波产生器模块，可以实现上百通道的全波形采样通道，基于低廉的可编程逻辑器件FPGA和简单的若干分立元件实现了低成本、低功耗、全波形采样、多通道数据采集系统。
本发明在辐射探测领域，此方案设计周期短，造价低，灵活性强，适合应用在各种新型核辐射探测器的信号处理电子学系统里，为小型化、高集成度的核电子学系统提供了一种全新的设计方案。
本发明附加方面的优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。
图1是本发明基于快速比较器的比较型ADC波形图；
图2是本发明基于类锯齿波产生器的比较型ADC原理框图；
图3是本发明基于类锯齿波的比较型ADC波形图；
图4是本发明基于反相器的环形振荡器原理图；
图5是本发明基于类锯齿波比较型ADC的多通道数据采集DAQ系统框图；
图6是本发明类锯齿波产生器的输入和输出波形图。
具体实施方式
下面结合附图与实施例对本发明作进一步说明。
应该指出，以下详细说明都是例示性的，旨在对本发明提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本发明所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本发明的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
在本发明中，指示的方位或位置关系为基于附图所示的方位或位置关系，只是为了便于叙述本发明各部件或元件结构关系而确定的关系词，并非特指本发明中任一部件或元件，不能理解为对本发明的限制。
本发明中，术语如“连接”等应做广义理解，表示可以是固定连接，也可以是一体地连接或可拆卸连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的相关科研或技术人员，可以根据具体情况确定上述术语在本发明中的具体含义，不能理解为对本发明的限制。
实施例一
如图2所示，本实施例提供一种基于类锯齿波比较型ADC的多通道采样装置，包括模拟电路和数字电路；
所述模拟电路包括类锯齿波产生器，所述数字部分包括FPGA，所述FPGA内部包括电压比较器和脉宽计算模块；所述电压比较器的正向输入端连接待测电压波形，负向输入端连接类锯齿波产生器，电压比较器的输出端和脉宽计算模块连接；
所述电压比较器用于将待测电压波形经过与类锯齿波比较后，得到采样后的脉冲信号，所述脉宽计算模块包括时间内插模块、D触发器阵列、编码及实时修正模块以及数据缓存模块，所述时间内插模块用于将采样后的脉冲信号的脉冲宽度进行时间内插进行细分，所述D触发器阵列用于将时间内插后的脉冲信号进行锁存得到脉宽量化值，所述编码及实时修正模块用于将脉宽量化值进行编码和修正得到编码二进制数，最后经过数据缓存模块进行时钟同步和输出。
作为一种或多种实施例，所述类锯齿波产生器包括放大器、电容C、电阻R、第一晶体管Q1和第二晶体管Q2、正电压源V+和负电压源V-；
所述放大器采用负反馈的方式连接至第二晶体管的发射极，发射极通过电阻连接至负电压源，第二晶体管的集电极和第一晶体管的发射极连接，第一晶体管的发射极连接至电容，第一晶体管的集电极连接至正电压源。
其中，所述放大器和第二晶体管Q2通过负反馈的方式使得第二晶体管Q2的发射极电平保持为固定的地电平；
所述电阻R与电压源V-提供了一个恒流源，恒流源的电流为I＝V-/R；
所述第一晶体管Q1和电压源V+实现了一个开关的作用，当第一晶体管Q1的基极Base输入是低电平时(通常是0V)，第一晶体管Q1截至，等效为开关断开；当第一晶体管Q1的基极Base输入是高电平时(3.3V或者2.5V)，第一晶体管Q1处于放大状态，有电流流过Q1，等效为开关闭合；
在类锯齿波发生器中，所述电容C实现了快速充电和恒流放电的功能。
具体地，当第一晶体管Q1的基极Base输入是高电平时，Q1导通，并且处于放大状态下，有大的电流通过Q1向电容C进行快速充电，并且同时有V-/R的电流流经Q2的支路。
当电容C上的电压迅速升高时，第一晶体管Q1集电极和发射极的压差降低，导致流经Q1的电流降低。当电容C上的电压达到一定时，此时通过Q1的电流等于V-/R，停止向电容C充电。
当第一晶体管Q1的基极Base输入是低电平时，Q1截至，电容C上积累的电荷QC通过放大器、晶体管Q2、电阻R和电压源V-构成的恒流源进行恒流放电，直至第二晶体管Q2再次打开。
如图5所示，作为一种或多种实施例，所述装置还包括时钟芯片、低压电源、大容量存储器和万兆网接口；
所述时钟芯片用于为FPGA提供了一个高精度的全局输入时钟；
所述低压电源用于为FPGA提供正常工作所需的各类电源，如I/O Bank电压、核心电压、辅助电压、PLL供电电压和配置Bank电压等。
大容量存储器用于为暂存多通道比较型ADC采样后的数据。
万兆网用于为快速读取外部存储器所暂存的数据。
可以理解的，在其他的实施例中，上述电路中的元器件的具体型号，本领域技术人员可以根据具体工况自行设置，在此不作详述。
例如，在FPGA内部，可以利用电压比较型的SSTL接收器作为电压比较器。
此种接收器，在FPGA的每个Bank内，共用一个参考电压，由Vref引脚输入。因此，配置成SSTL接收器的Bank内，每个I/O引脚都可以独立地作为比较型ADC的信号输入，即对应一个电子学通道。
因此，基于所设计的数据采集系统尺寸小、集成度高、功耗低。
作为一种或多种实施例，所述FPGA还包括锁相环PLL，类锯齿波产生器由锁相环PLL输出时钟进行驱动；所述FPGA内部锁相环PLL输出连接类锯齿波产生器中第二晶体管Q2的基极，而二晶体管Q2的射极连接电压比较器的负向端。
所述D触发器阵列实现了在一个时钟周期内，对脉宽宽度所产生的温度计码的锁存；
所述编码及实时修正模块实现了对温度计码的编码，通过环形振荡器所产生的上升沿对各个时间内插单元进行实时校准；
所述数据缓存模块实现了对编码和修正后的数据进行时钟同步和输出。
作为一种或多种实施例，所述时间内插模块，由FPGA内部的延迟单元或者全加器的进位单元构成。
由于时间内插的各个单元延迟时间不同，需要修正其非线性。
所述FPGA还包括环形振荡器和控制逻辑模块，所述环形振荡器由奇数(2N+1)个反相器构成，所述控制逻辑模块用于根据实时修正是否完成来控制环形振荡器的使能和关闭，如果修正未完成，则振荡器使能，输送随机的上升沿给实时修正模块，直到修正完成。在修正完成后，实时修正模块会发送修正完成信号DONE，使得振荡器关闭，振荡器不再震荡。
非线性修正是实时的，刚上电时自动完成，如果在测试过程中，由于温度变化还需要再次修正，只需要按复位键，即可再次完成修正。
控制环形振荡器的使能端口有效，由奇数(2N+1)个反相器构成的环形振荡器产生随机的振荡时钟，振荡时钟的上升沿，随机地落到各个内插单元上，利用FPGA内部的一个随机存储器RAM_d建立码密度直方图，即微分查找表dLUT。随后，采用bin-by-bin的方法利用已建立的微分查找表dLUT建立积分查找表iLUT，完成非线性修正过程。
积分查找表iLUT存储在FPGA内部的另一个随机存储器RAM_i中。
当非线性修正过程完成后，由控制逻辑模块使环形振荡器的使能信号失效(使能端口无效)，以此关闭环形振荡器。
除此之外，通过全局复位信号可以打开环形振荡器，在任意时刻进行非线性修正。
非线性修正模块不需要外接电路，灵活性强。
本实施例中的FPGA实现了以下功能：
1)用电压参考型接收器或者LVDS接收器实现了电压比较器的功能；
2)实现了脉宽宽度计算的功能；
3)用环形振荡器实现了随机的上升沿；
4)在FPGA内部实现多个模块的控制与同步；
本发明基于类锯齿波产生器和FPGA提供了一种全新的全波形数字化方案，便于实现高集成度的数据采集卡，在FPGA内部采用电压参考型接收器作为电压比较器，只需要一个锯齿波产生器模块，可以实现上百通道的全波形采样通道。
实施例二
本实施例提供一种基于类锯齿波比较型ADC的多通道采样方法，包括如下步骤：
将待测电压波形连接到电压比较器的正向输入端，锯齿波连接到电压比较器的负向输入端；
将待测电压波形经过与类锯齿波比较后，得到采样后的脉冲信号；
对脉冲信号的脉冲宽度进行时间内插，将脉冲进行细分；
将时间内插后的脉冲信号进行锁存得到脉宽量化值；
将脉宽量化值进行编码和修正得到编码二进制数；
最后经过数据缓存进行同步和输出。
本实施例利用输入信号与指定锯齿波进行比较，将比较后的数字脉冲进行时间内插，时间宽度的数字化也就等效为输入信号模拟电压值的数字化。
结合图1所示，先将这种技术方案的原理进行叙述：
将待测电压波形连接到电压比较器的正向输入端，锯齿波连接到电压比较器的负向输入端，比较器输出的波形如图1所示。
由相似三角形，可以得到，比较器输出的脉冲宽度T与波形采样得到的电压幅度V成正比，即：
因此，对脉冲宽度的数字化就等效为对电压幅度的数字化。
类锯齿波产生器输出的波形如图3所示，其产生的锯齿波只在PLL输出时钟的低电平处有效。如上所述，锁相环PLL输出时钟处于高电平(即Q1的基极是高电平)时，由于瞬间充电电流大，电容C上的电压值迅速增大。
图6显示了在5MHz时钟驱动下的类锯齿波产生器输出波形图。
模拟电路部分，类锯齿波连接到电压比较器的负向端，待测输入信号连接到电压比较器的正向端，与图1类似，电压比较器的输出脉冲宽度正比于采样电压值。
数字电路部分，数字部分利用FPGA实现了电压比较器和脉冲宽度测量的功能。
在FPGA内部，使用LVDS接收器或者电压参考型的接收器实现了电压比较器的功能。
待测信号经过与类锯齿波比较后，得到采样后的脉冲信号。
由于脉冲信号的宽度小于等于一半的时钟周期，采用延迟单元或者全加器的进位单元对脉冲宽度进行时间内插，将脉冲进行细分，再由D触发器阵列进行锁存，得到的温度计码‘1’的个数，即脉宽量化后的值。在编码中，利用查找表LUT技术，将所有的‘1’进行相加，得到编码后的二进制数。最后，经过数据缓存模块进行同步和输出。
由于时间内插的各个单元延迟时间不同，需要修正其非线性。
所述在对脉冲信号的脉冲宽度进行时间内插后，根据实时修正是否完成来控制环形振荡器的使能和关闭，如果修正未完成，则控制环形振荡器使能，输送随机的上升沿给实时修正模块，直到修正完成，在修正完成后，实时修正模块会发送修正完成信号，使得振荡器关闭，振荡器不再震荡。
非线性修正的过程如下：如图4所示，在上电初始，环形振荡器的使能端口有效，由奇数(2N+1)个反相器构成的环形振荡器产生随机的振荡时钟，振荡时钟的上升沿，随机地落到各个内插单元上，对8192个事例，利用FPGA内部的一个随机存储器RAM_d建立码密度直方图，即微分查找表dLUT。
随后，采用bin-by-bin的方法利用已建立的微分查找表dLUT建立积分查找表iLUT，完成非线性修正过程。
积分查找表iLUT存储在FPGA内部的另一个随机存储器RAM_i中。
当非线性修正过程完成后，由控制逻辑模块使环形振荡器的使能信号失效(使能端口无效)，以此关闭环形振荡器。
除此之外，通过全局复位信号可以打开环形振荡器，在任意时刻进行非线性修正。非线性修正模块不需要外接电路，灵活性强。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种基于类锯齿波比较型ADC的多通道采样装置，其特征在于，包括模拟电路和数字电路；
所述模拟电路包括类锯齿波产生器，所述数字部分包括FPGA，所述FPGA内部包括电压比较器和脉宽计算模块；所述电压比较器的正向输入端连接待测电压波形，负向输入端连接类锯齿波产生器，输出端和脉宽计算模块连接；
所述电压比较器用于将待测电压波形与类锯齿波比较后，得到采样后的脉冲信号，所述脉宽计算模块包括时间内插模块、D触发器阵列、编码及实时修正模块以及数据缓存模块，所述时间内插模块用于将采样后的脉冲信号的脉冲宽度进行时间内插，所述D触发器阵列用于将时间内插后的脉冲信号进行锁存得到脉宽量化值，所述编码及实时修正模块用于将脉宽量化值进行编码和修正得到编码二进制数，经过数据缓存模块进行时钟同步和输出。
2.如权利要求1所述的一种基于类锯齿波比较型ADC的多通道采样装置，其特征在于，所述类锯齿波产生器包括放大器、电容、电阻、第一晶体管和第二晶体管、正电压源和负电压源；
所述放大器采用负反馈的方式连接至第二晶体管的发射极，发射极通过电阻连接至负电压源，第二晶体管的集电极和第一晶体管的发射极连接，第一晶体管的发射极连接至电容，第一晶体管的集电极连接至正电压源。
3.如权利要求1所述的一种基于类锯齿波比较型ADC的多通道采样装置，其特征在于，所述装置还包括时钟芯片、低压电源、大容量存储器和万兆网接口；
所述时钟芯片用于为FPGA提供输入时钟；
所述低压电源用于为FPGA提供正常工作所需的各类电源；
所述大容量存储器用于暂存多通道比较型ADC采样后的数据；
所述万兆网用于读取外部存储器所暂存的数据。
4.如权利要求2所述的一种基于类锯齿波比较型ADC的多通道采样装置，其特征在于，所述FPGA还包括锁相环PLL，类锯齿波产生器由锁相环PLL输出时钟进行驱动；所述FPGA内部锁相环PLL输出连接类锯齿波产生器中第二晶体管的基极，第二晶体管的发射极连接电压比较器的负向端。
5.如权利要求1所述的一种基于类锯齿波比较型ADC的多通道采样装置，其特征在于，所述FPGA还包括环形振荡器和控制逻辑模块，所述控制逻辑模块用于根据实时修正是否完成来控制环形振荡器的使能和关闭，如果修正未完成，则控制环形振荡器使能，输送随机的上升沿给实时修正模块，直到修正完成，在修正完成后，实时修正模块会发送修正完成信号，使得振荡器关闭，振荡器不再震荡。
6.如权利要求5所述的一种基于类锯齿波比较型ADC的多通道采样装置，其特征在于，所述控制环形振荡器使能，输送随机的上升沿给实时修正模块，直到修正完成包括由奇数个反相器构成的环形振荡器产生随机的振荡时钟，振荡时钟的上升沿，随机地落到各个内插单元上，利用FPGA内部的随机存储器建立微分查找表，采用bin-by-bin的方法利用已建立的微分查找表建立积分查找表，完成非线性修正过程。
7.如权利要求1所述的一种基于类锯齿波比较型ADC的多通道采样装置，其特征在于，所述电压比较器采用电压比较型的SSTL接收器。
8.如权利要求1所述的一种基于类锯齿波比较型ADC的多通道采样装置，其特征在于，所述时间内插模块，由FPGA内部的延迟单元或者全加器的进位单元构成。
9.一种基于类锯齿波比较型ADC的多通道采样方法，其特征在于，包括如下步骤：
将待测电压波形连接至电压比较器的正向输入端，锯齿波输入至电压比较器的负向输入端；
将待测电压波形经过与类锯齿波比较后，得到采样后的脉冲信号；
对脉冲信号的脉冲宽度进行时间内插，将脉冲进行细分；
将时间内插后的脉冲信号进行锁存得到脉宽量化值；
将脉宽量化值进行编码和修正得到编码二进制数并经过数据缓存进行同步和输出。
10.如权利要求9所述的一种基于类锯齿波比较型ADC的多通道采样方法，其特征在于，所述在对脉冲信号的脉冲宽度进行时间内插后，根据实时修正是否完成来控制环形振荡器的使能和关闭，如果修正未完成，则控制环形振荡器使能，输送随机的上升沿给实时修正模块，直到修正完成，在修正完成后，实时修正模块会发送修正完成信号，使得振荡器关闭，振荡器不再震荡。
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