CN212460061U - 基于单条进位链的直接比较型fpga-adc装置 - Google Patents

Abstract

本实用新型提供了一种基于单条进位链的直接比较型FPGA‑ADC装置，涉及医学影像设备技术领域，包括标定信号发生器、低通滤波电路、比较器、时钟发生器、进位链时间测量模块、细时间编码电路、粗时间计数器、非线性修正电路和脉冲宽度计算电路等。时钟发生器产生采样时钟，经过低通滤波电路后与输入模拟信号通过FPGA内部比较器进行比较，得到待测脉冲。待测脉冲的宽度可近似与输入模拟信号的幅度成正比，测量其脉宽即可完成模数变换。本实用新型基于FPGA芯片逻辑代码和片外简单阻容离散器件（低通滤波器），能实现低成本、低功耗、高集成度以及高性能的百兆量级采样率的ADC，对整个探测器甚至PET系统具有较大的意义。

Description

基于单条进位链的直接比较型FPGA-ADC装置

技术领域

本实用新型涉及一种基于SIPM的PET探测器，尤其一种基于单条进位链的直接比较型FPGA-ADC装置，属医学影像设备于技术领域。

背景技术

目前正电子发射计算机断层显像(positron emission tomography，PET)系统在癌症前期检测中起到越来越大的作用，而基于硅光电倍增管(Silicon Photomultiplier,SiPM)探测器件由于其良好的能量和时间分辨率以及磁兼容性能越来越多地应用在PET系统中。基于SiPM的PET探测器的原理是利用SiPM将探测器晶体模块捕获的高能Gamma光子转化成的低能可见光信号通过光电效应进而转化为模拟电信号，并利用模拟调理电路将模拟电信号进行放大成形，再利用能量测量装置和时间测量装置(Time-Digital Converter,TDC)得到该电信号的能量和达到时间信息，然后利用后端的符合判选等方法筛选出有效信号。由于PET探测器通道数很多，设计低成本、低功耗和高性能的能量测量装置是PET探测器电子学系统设计的关键之一。

然而当前能量测量装置基本都是基于商用ADC芯片实现模数变换，然后将得到的数字化信息送入现场可编程逻辑门阵列(Field Program Gate Array，FPGA)芯片中利用能量积分算法完成，由于PET探测器通道数很多，需要使用较多数量的商用ADC芯片实现，这会提高系统成本和带来较大功耗，严重限制电子学系统集成度。换言之，其ADC成本高、功耗大等缺陷不利于多通道集成。

基于此，做出本申请。

实用新型内容

为了解决现有技术中存在的上述缺陷，本实用新型提供了一种基于单条进位链的直接比较型FPGA-ADC装置。

为了实现上述目的，本实用新型采取的技术方案如下：

一种基于单条进位链的直接比较型FPGA-ADC装置，包括标定信号发生器、低通滤波电路、比较器、时钟发生器、进位链时间测量模块、细时间编码电路、粗时间计数器、非线性修正电路和脉冲宽度计算电路等。时钟发生器产生采样时钟，经过低通滤波电路后与输入模拟信号通过FPGA内部比较器进行比较，得到待测脉冲。待测脉冲的宽度可近似与输入模拟信号的幅度成正比，测量其脉宽即可完成模数变换。

为了提高时间测量动态范围，采用粗细时间相结合的时间内插方式。

待测脉冲信号进入FPGA内部进位链，进位链的进位单元包含抽头，每个抽头对应一个触发器单元。进位链的抽头使用各自的触发器链锁存得到抽头状态电平。

待测脉冲前后沿在不同时刻进位链抽头上的状态不同，通过编码电路对各抽头状态进行编码即可得到待测脉冲信号前后沿的细时间戳信息。本实用新型利用同一个进位链同时标记待测脉冲前后沿时间状态信息。利用粗时间计数器可以得到待测信号前后沿的粗时间戳信息，然后通过打包逻辑对粗细时间戳进行合并即可获得待测信号前后沿的时间信息。后沿时间减去前沿时间即可得到脉冲信号宽度。

另外，由于进位链各抽头之间延迟不均匀性，需要对延迟进行非线性修正。系统初始化时，标定信号发生器通过与系统时钟非同源时钟驱动产生大量待测脉冲信号并进行细时间测量，非线性修正电路根据统计各细时间的数量计算修正系数，并将修正系数作为查找表(Look up table,LUT)存放于FPGA芯片内部的随机存储器(Random access memory,RAM)中。实际待测脉冲信号根据LUT进行细时间非线性修正。本实用新型能够利用FPGA内部单条进位链实现百兆量级采样率的简易模数变换器，本实用新型具有结构简单、极低成本和高集成度的优势。

本实用新型的原理和有益技术效果：本实用新型基于FPGA芯片逻辑代码和片外简单阻容离散器件(低通滤波器)，能实现低成本、低功耗、高集成度以及高性能的百兆量级采样率的ADC，对整个探测器甚至PET系统具有较大的意义。

附图说明

图1为本实施例FPGA-ADC的原理示意图；

图2为本实施例FPGA-ADC的整体结构示意图；

图3为本实施例单通道ADC所占FPGA资源及功耗示意图；

图4为本实施例类SiPM信号分辨率测试结果；

图1中，a：RC低通滤波前后采样时钟波形示意图；b：滤波后的采样时钟与输入信号波形示意图；c：比较后得到的待测脉冲信号。

具体实施方式

为了使本实用新型的技术手段及其所能达到的技术效果，能够更清楚更完善的披露，兹提供一个实施例，并结合附图作如下详细说明：

本实施例的一种基于单条进位链的直接比较型FPGA-ADC装置，包括标定信号发生器、低通滤波电路、比较器、时钟发生器、进位链、细时间编码逻辑、粗时间计数器、非线性修正逻辑和脉冲宽度计算逻辑等，其整体框图如图2所示：

(1)所述标定信号发生器是由与系统时钟非同源时钟驱动，用于产生标定信号的装置。标定信号送入所述进位链中，利用码密度法对各进位链单元进行标定。产生脉冲(标定信号)的个数由下式近似决定：

其中，T为TDC采样时钟的周期，σ为统计的标准偏差。比如，TDC采样时钟为2.5ns，要使标定统计的标准偏差小于3ps,那么产生2²⁰个标定信号即可。

(2)所述低通滤波电路是由FPGA片外串接电阻R和管脚寄生电容Cp组成，用于将模数采样时钟进行低通滤波，得到的类三角波信号使用所述比较器和输入模拟信号进行比较，其比较输出脉宽可近似与输入模拟信号幅度呈正比，如图1中的a所示；

(3)所述比较器是由FPGA内部IBUFDS资源组成，用于比较输入信号和滤波后的采样时钟，得到待测脉冲，如图1的b和c所示；

(4)所述时钟发生器是由系统时钟驱动FPGA内部PLL资源产生采样时钟的装置。100MHz系统时钟(记作CLK_SYS)通过PLL产生200MHz模数采样时钟并输出给所述滤波器，记作CLK_AD；产生400MHz时间测量采样时钟，记作CLK_TD；

(5)所述进位链时间测量模块由FPGA内部进位链资源组成。待测脉冲送入进位链后会在每个抽头出现电平0到1跳变。当时间测量采样时钟(CLK_TD)去锁存抽头电平时，各抽头不同的电平状态即代表待测脉冲到达的时间信息。待测脉冲在进位链上的延迟要大于时间测量采样周期，才能覆盖整个细时间测量范围。因此进位链的长度M必须满足：

其中，T为时间测量采样时钟的周期，d为进位链抽头间的平均延迟。假如时间测量采样周期为2.5ns，抽头平均延迟为100ps，那么进位链长度至少为25。另外，本实施例基于自由采样方式，进位链过长会影响后端编码速度，因此最终还需要根据进位链延迟测试结果例化合适的进位链长度。

为了减少FPGA进位链资源消耗，本实施例利用进位链单元四个抽头中的两个来标记待测脉冲前沿时间信息，另外两个抽头来标记待测脉冲后沿时间信息。这样可以同时测量脉冲信号的前后沿时间信息，进而得到脉冲宽度信息。

(6)所述细时间编码逻辑/电路(图2中的前沿编码器和后沿编码器)将所述进位链输出的温度计码转化为二进制细时间信息。理想情况下的温度计码类似于“00001111”，但是在触发器锁存时由于亚稳态会出现“跳变现象”，即可能出现类似于“0010111”的情况。为了减小编码误差，采用二分法与求和方式。

具体的实现方案如下：

(6.1)对于前(后)沿测量过程，首先判断前(后)一个时钟周期的电平状态：如果不全为0，不进行本次编码；如果全为0，进行步骤(6.2)；

(6.2)判断所述进位链电平状态Q[0:M-1]，如果Q不全为0时，编码Q中出现“01”跳变的位置，具体的判断方法采用二分法，以减少判断次数。二分法具体方案是首先判断Q[M/2]的电平：如果为0，那么出现“01”跳变的位置位于Q[M/2:M-1]之中，然后判断Q[3M/4]的电平，依次进行判断；如果为1，那么出现“01”跳变的位置位于Q[0:M/2-1]之中,然后判断Q[M/4]的电平，依次进行判断直到逼近一个较小范围后进行步骤(6.3)；

(6.3)根据“01”跳变判断位置和区间内“0”的个数将温度计码译成二进制数据。

(7)所述粗时间计数器(图2中的粗计数器)用于计算粗时间信息，以获得较大的脉宽测量动态范围；

(8)所述非线性修正逻辑/电路(图2中的INL修正逻辑)是利用所述脉冲信号发生器产生的待测脉冲信号，统计每个细时间并计算延迟均匀度，利用bin-by-bin方法得到非线性修正参数。非线性修正参数作为查找表LUT存放于FPGA内部的随机存储器RAM中。实际待测信号根据测得的细时间信息作为地址去读取LUT中的修正值得到修正后的细时间值。具体的步骤如下：

(8.1)系统初始化时，启动所述标定信号发生器产生待测脉冲信号，送入多相位进位链进行细时间测量。将得到的细时间测量结果作为地址，读取随机存储器(记作RMA1)在该地址内的内容，然后加1更新。根据码密度法，通过产生大量待测脉冲信号就可以统计每个细时间值出现的个数，个数的多少与抽头延迟值成正比。

(8.2)例化另一个随机存储器(记作RAM2)，首先读取RMA1地址i的内容w_i，利用下式依次计算修正系数D_i：

将计算得到的修正系数作为内容写入RMA2中作为修正查找表LUT；

(8.3)实际待测脉冲信号输入到多相位进位链进行细时间测量，并把细时间测量结果作为地址，查询RMA2中的内容，即可得到修正后的细时间值。

(9)所述脉冲宽度计算和打包电路(图2中的时间信息打包与缓存、脉冲宽度计算)用于将得到的前后沿时间做差，得到所测脉冲信号的宽度，并利用FPGA内部先进先出缓存器(First input first output，FIFO)资源将得到的脉宽信息缓存并输出。

在Xilinx K7 FPGA上例化单通道FPGA-ADC，其资源消耗和功耗如图3所示。其FPGA资源消耗很低。

如图4所示，利用任意波形发生器产生类SiPM输出信号，利用本实用新型的A/D变换后的结果进行能量积分，得到其能量分辨率好于1％RMS。其性能足以满足PET系统指标需求。

综上，本实施例实现了如下技术效果：

(1)利用FPGA芯片逻辑代码和外部简单的阻容离散器件，实现百兆量级采样率的直接比较型模数变换装置；

(2)利用FPGA内部单条进位链资源实现数字脉冲前后沿脉宽实时测量，进而反推输入信号电平；

(3)利用FPGA外部晶振和内部存储器资源实现在线非线性修正，提高工作稳定性。

以上内容是结合本实用新型的优选实施方式对所提供技术方案所作的进一步详细说明，不能认定本实用新型具体实施只局限于上述这些说明，对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。

Claims (6)

1.一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：包括

时钟发生器，由系统时钟驱动，用于产生模数采样时钟和时间测量采样时钟；

低通滤波电路，用于将时钟发生器产生的模数采样时钟进行低通滤波；

比较器，用于将低通滤波后的信号与输入的模拟信号进行比较，得到待测脉冲信号；

标定信号发生器，用于在系统初始化时，通过与系统时钟非同源时钟驱动产生大量待测脉冲信号并进行细时间测量；

进位链时间测量模块，包含多个进位单元，每个进位单元包含多个抽头，通过时间测量采样时钟锁存抽头电平，各抽头不同的电平状态代表待测脉冲到达的时间信息；

细时间编码电路，待测脉冲前后沿在不同时刻进位链抽头上的状态不同，通过细时间编码电路对各抽头状态进行编码得到待测脉冲信号前后沿的细时间戳信息；

粗时间计数器，用于计算得到待测脉冲前后沿的粗时间戳信息，获得较大的脉宽测量动态范围；

脉冲宽度计算电路，用于将得到的前后沿时间做差，得到所测脉冲信号的宽度。

2.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：还包括非线性修正电路，系统初始化时，标定信号发生器通过与系统时钟非同源时钟驱动产生大量待测脉冲信号并进行细时间测量，非线性修正电路根据统计各细时间的数量计算修正系数，并将修正系数作为查找表LUT存放于FPGA芯片内部的随机存储器RAM中。

3.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：每个抽头对应一个触发器单元，进位链的抽头使用各自的触发器链锁存得到抽头状态电平。

4.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：每个进位链单元包括四个抽头，其中两个抽头标记待测脉冲前沿时间信息，另外两个抽头标记待测脉冲后沿时间信息，实现同时测量脉冲信号的前后沿时间信息，进而得到脉冲宽度信息。

5.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：所述低通滤波电路由FPGA片外串接电阻R和管脚寄生电容Cp组成，用于将模数采样时钟进行低通滤波，得到的类三角波信号。

6.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：所述比较器是由FPGA内部IBUFDS资源组成。

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