CN114975370A - 显示面板 - Google Patents
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Abstract
本发明公开了显示面板，包括显示区和围绕显示区的非显示区，包括衬底、位于衬底上的显示区内的薄膜晶体管层、位于衬底和薄膜晶体管层之间且位于显示区内的屏蔽层、位于非显示区内且电性连接于屏蔽层的外围走线，其中，本发明中的外围走线包括导线部和电阻部，电阻部包括连接于屏蔽层的第一端以及连接于导线部的第二端，电阻部的电阻大于设置在第一端和第二端之间最短距离的导线部的电阻，以增加外围走线的延伸路径的单位长度上的电阻值，从而增加外围走线的总电阻值，以提高外围走线的抗击静电的能力，以提高显示面板的良率或者质量。
Description
技术领域
本发明涉及显示技术领域，尤其涉及显示面板制造技术领域，具体涉及显示面板。
背景技术
BSM(Bottom Shield Metal,底部屏蔽金属)技术通过在衬底和晶体管之间设置金属部，以降低衬底中的电荷对晶体管产生的背沟道现象。
其中，BSM技术中引入的多个金属部一般会连接至外围走线以被加载电压，但是，显示面板制作或者工作的过程中产生的静电会通过多个金属部传导至外围走线，外围走线中静电不断积累后会放电以损坏显示面板，降低了显示面板的良率或者质量。
因此，现有的采用BSM技术制作的显示面板存在因静电积累而损坏的风险，急需改进。
发明内容
本发明实施例提供显示面板，以解决现有的采用BSM技术制作的显示面板存在的因静电积累而损坏的问题。
本发明实施例提供显示面板，包括显示区和围绕所述显示区的非显示区，所述显示面板包括：
衬底；
薄膜晶体管层，位于所述衬底上的显示区内；
屏蔽层，位于所述衬底和所述薄膜晶体管层之间，且位于所述显示区内；
外围走线，位于所述非显示区内，电性连接于所述屏蔽层；
其中，所述外围走线包括导线部和电阻部，所述电阻部包括连接于所述屏蔽层的第一端以及连接于所述导线部的第二端，所述电阻部的电阻大于设置在所述第一端和所述第二端之间最短距离的所述导线部的电阻。
在一实施例中，所述电阻部设置在所述第一端和所述第二端之间最短距离的虚拟连线两侧或者同一侧。
在一实施例中，所述电阻部设置在所述第一端和所述第二端之间最短距离的所述虚拟连线的至少一侧呈弯曲状。
在一实施例中，所述电阻部和所述导线部同层设置。(原权2部分内容)
在一实施例中，所述薄膜晶体管层包括位于所述显示区的多个薄膜晶体管，所述屏蔽层包括与多个所述晶体管一一对应且重叠设置的屏蔽块和连接于相邻两所述屏蔽块的屏蔽走线；
其中，所述外围走线的所述电阻部与所述屏蔽走线电性连接且同层设置。
在一实施例中，所述屏蔽层包括沿第一方向延伸且沿第二方向排列的多个屏蔽组，所述屏蔽组的一端电性连接于一所述电阻部，所述屏蔽组的另一端电性连接于另一部分所述电阻部。
在一实施例中，所述电阻部的电阻率大于所述导线部的电阻率。
在一实施例中，所述薄膜晶体管层包括：
有源层，位于所述屏蔽层远离所述衬底的一侧；
第一绝缘层，位于所述有源层远离所述衬底的一侧；
栅极层，位于所述第一绝缘层远离所述衬底的一侧；
第二绝缘层，位于所述栅极层远离所述衬底的一侧；
源漏极层，位于所述第二绝缘层远离所述衬底的一侧；
其中，所述电阻部包括与所述有源层同层设置的第一电阻部，或，与所述源漏极层同层设置的第二电阻部。
在一实施例中，所述第一电阻部与所述有源层的电阻率相同，所述第二电阻部与所述源漏极层的电阻率相同。
在一实施例中，所述源漏极层包括：
第一金属层，所述第一金属层的组成材料包括钛，所述第一电阻部和所述第一金属层同层设置；
第二金属层，位于所述第一金属层远离所述衬底的一侧，所述第二金属层的组成材料和所述第一金属层的组成材料不同。
在一实施例中，所述显示面板还包括：
过孔，连通于所述电阻部和所述导线部之间；
导体部，填充于所述过孔内，所述导体部电性连接所述电阻部和所述导线部。
在一实施例中，所述屏蔽层的组成材料和所述外围走线的组成材料相同，且所述屏蔽层和所述外围走线同层设置。
在一实施例中，所述电阻部和所述导线部不同层设置，所述电阻部在垂直于衬底的平面上的投影超出所述屏蔽层所在层，所述电阻部包括位于设置在所述第一端和所述第二端之间最短距离的所述导线部两侧或者同一侧且呈弯曲状的两部分。
在一实施例中，所述导线部的长度大于所述第一端和所述第二端之间最短距离。
本发明实施例提供的显示面板，包括显示区和围绕所述显示区的非显示区，所述显示面板包括：衬底；薄膜晶体管层，位于所述衬底上的显示区内；屏蔽层，位于所述衬底和所述薄膜晶体管层之间，且位于所述显示区内；外围走线，位于所述非显示区内，所述外围走线电性连接于所述屏蔽层；所述外围走线包括导线部和电阻部，所述电阻部包括连接于所述屏蔽层的第一端以及连接于所述导线部的第二端，所述电阻部的电阻大于设置在所述第一端和所述第二端之间最短距离的所述导线部的电阻。其中，本发明通过将电阻部在单位尺寸内的电阻值设置的较大，以增加外围走线的延伸路径的单位长度上的电阻值，从而增加外围走线的总电阻值，以提高外围走线的抗击静电的能力，以提高显示面板的良率或者质量。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为本发明实施例提供的一种显示面板中部分结构的俯视示意图。
图2为本发明实施例提供的另一种显示面板中部分结构的俯视示意图。
图3为本发明实施例提供的第一种显示面板中部分结构的截面示意图。
图4为本发明实施例提供的第二种显示面板中部分结构的截面示意图。
图5为本发明实施例提供的第三种显示面板中部分结构的截面示意图。
图6为本发明实施例提供的第四种显示面板中部分结构的截面示意图。
图7为本发明实施例提供的第五种显示面板中部分结构的截面示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、连续地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“靠近”、“延伸”、“侧”、“端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
本发明实施例提供显示面板，所述显示面板包括但不限于以下实施例以及以下实施例的组合。
在一实施例中，结合图1至图5所示，所述显示面板100包括显示区A1和围绕所述显示区A1的非显示区A2，所述显示面板100包括：衬底10；薄膜晶体管层20，位于所述衬底10上的显示区A1内；屏蔽层30，位于所述衬底10和所述薄膜晶体管层20之间，且位于所述显示区A1内；外围走线40，位于所述非显示区A2内，所述外围走线40电性连接于所述屏蔽层30；其中，所述外围走线40包括导线部401和电阻部402，所述电阻部402包括连接于所述屏蔽层30的第一端以及连接于所述导线部401的第二端，所述电阻部402的电阻大于设置在所述第一端和所述第二端之间最短距离的所述导线部401的电阻。其中，可以理解为在导线部401和电阻部402的连接方向上，单位尺寸内的所述电阻部402的电阻值大于对应串联的所述导线部401的电阻值。
其中，衬底10可以为柔性衬底或者刚性衬底，柔性衬底的组成材料可以包括但不限于聚酰亚胺，刚性衬底的组成材料可以包括但不限于二氧化硅。具体的，结合图1至图5所示，显示区A1内可以设有薄膜晶体管层20、位于薄膜晶体管层20上的像素层，薄膜晶体管层20包括多个晶体管201，像素层可以包括与多个晶体管201一一对应的多个子像素，每一子像素和对应的晶体管201电性连接，每一晶体管201控制对应的子像素发光情况，以使显示面板100的显示区A1进行画面显示。当然，非显示区A2可以设有电性连接至薄膜晶体管层20、外围走线40、屏蔽层30三者中至少一者的线路或者电路。
需要注意的是，衬底10中存在的大量可极化电荷极易受到外界影响或者显示面板100内部电场影响，被极化形成大量的极化电荷，衬底10内靠近薄膜晶体管层20一侧的大量的极化电荷会对薄膜晶体管层20产生极化作用，对晶体管201中的电荷移动产生影响，降低了晶体管201工作的可靠性；在此基础上，本实施例中衬底10和薄膜晶体管层20之间的显示区A1内设有屏蔽层30，屏蔽层30可以降低薄膜晶体管层20受到的极化作用，以提高薄膜晶体管工作的可靠性。例如，屏蔽层30可以为导体或者半导体，通过电性连接于外围走线40可以被加载为屏蔽电位，以降低薄膜晶体管层20受到的极化作用。
具体的，加载于屏蔽层30和外围走线40上的屏蔽电位可以等于第一电压，第一电压不等于接地电压，进一步的，第一电压可以大于0且不大于4.6伏特；或者如图7所示，屏蔽层30和外围走线40也可以电性连接至对应的晶体管201的源极部或者漏极部，以被加载源极部的电压或者漏极部的电压作为对应的第一电压，具体的，第二承接层902电性连接于源极部或者漏极部，外围走线40可以依次通过贯穿缓冲层50和第一绝缘层206的第一导体部903、与栅极层203同层设置的第一承接层901、贯穿层间介质层208的第二导体部904、与源漏极同层设置的第二承接层902以电性连接至源极部或者漏极部，以被加载第一电压，屏蔽层30通过外围走线40以电性连接至源极部或者漏极部，以被加载第一电压。需要注意的是，由于第一电压不等于接地电压，显示面板100制作或者工作的过程中产生的静电会通过屏蔽层30传导至外围走线40，并且显示区A1的高透光率需求导致屏蔽层30的尺寸较小，使得屏蔽层30无法分担较多的静电以减少流入至外围走线40的静电，导致外围走线40中静电不断积累后放电以损坏显示面板100，降低了显示面板的良率或者质量。
可以理解的，如图1和图2所示，本实施例中，外围走线40包括导线部401和串联于导线部401的电阻部402，并且电阻部402的电阻大于设置在第一端和第二端之间最短距离的导线部401的电阻，其中“设置在第一端和第二端之间最短距离的导线部401的电阻”可以理解为导线部401的长度为第一端和第二端之间最短距离时对应的阻值，即本实施例中的电阻部402相对于在第一端和第二端之间设置距离最短的导线部401而言，可以具有更大的电阻，因此形成的外围走线40可以具有更大的电阻。或者理解为在连接方向上，单位尺寸内的电阻部402的电阻值大于对应串联的导线部401的电阻值，其中，每一连接方向对应有一电阻部402和至少一导线部401，可以理解为每一电阻部402在对应的连接方向上连接有至少一导线部401，当然，也存在未串联有电阻部402的导线部401，此时不存在上文提及的“连接方向”，也即，在外围走线40延伸路径长度基本不变的前提下，本实施例通过增加在连接方向上单位尺寸内的电阻部402的电阻值，使得包含有电阻部402的外围走线40的延伸路径的单位长度上的电阻值，大于未包含有电阻部402的外围走线40的延伸路径的单位长度上的电阻值，因此，位于非显示区A2内的外围走线40的总电阻值得以增加，提高了外围走线40的抗击静电的能力，从而提高了显示面板100的良率或者质量。
在一实施例中，如图1和图2所示，所述屏蔽组301的一端电性连接于一所述电阻部402，所述屏蔽组301的另一端电性连接于另一部分所述电阻部。需要注意的是，导体对电流的阻碍作用就叫该导体的电阻，导体中的自由电荷在电场力的作用下做有规则的定向运动就形成了电流，即可以理解为导体的电阻值越大，对静电的阻碍作用越大。具体的，将多个屏蔽组301作为整体，且位于非显示区A2内的外围走线40电性连接于屏蔽层30，可以理解的，本实施例中，外围走线40中的多个电阻部402分散且分别连接于屏蔽层30的两端，也即多个电阻部402分散于非显示区A2内相对设置的两区域内，使得外围走线40中“对于电流的阻碍作用较大的”电阻部402的分布较均匀，避免电阻部402集中堆积于非显示区A2内的其中一区域，而造成外围走线40位于非显示区A2内的其它区域内的部分电阻较小而无法阻碍较多的静电，而导致放电以至于损伤显示面板100。
需要注意的是，本发明中对外围走线40的延伸路径不作限制，只需满足“位于非显示区A2内”、“电性连接于屏蔽层30”即可，例如，如图1和图2所示，此处以外围走线40围绕屏蔽层30的左侧、下侧、右侧而设置为例进行说明。进一步的，外围走线40中位于屏蔽层30左侧的部分可以连接至屏蔽层30的左侧，外围走线40中位于屏蔽层30右侧的部分可以连接至屏蔽层30的右侧，外围走线40中位于屏蔽层30左侧的部分、位于屏蔽层30右侧的部分可以连接于屏蔽层30的下侧；再进一步的，对于外围走线40中位于屏蔽层30左侧或者右侧的部分而言，包括主干走线、与多个屏蔽组301一一对应的多条支干走线，每一条支干走线的一端电性连接于对应的屏蔽组301，每一条干走线的另一端均电性连接于靠近显示面板100边缘的对应的一条主干走线，每一支干走线包括一电阻部402、至少串联于电阻部402一端的导线部401。结合上文论述，对于包含于同一条主干走线的电阻部402、导线部401而言，连接方向即平行于第一方向D1。
在一实施例中，结合图1和图3所示，所述电阻部402设置在所述第一端和所述第二端之间最短距离的虚拟连线两侧或者同一侧。例如，所述电阻部402位于设置在所述第一端和所述第二端之间最短距离的所述虚拟连线同一侧时，所述电阻部402可以呈弯曲状或者呈不平行于第一方向D1的直线状设置以增加电阻；又例如，如图1所示，所述电阻部402位于设置在所述第一端和所述第二端之间最短距离的所述虚拟连线两侧时，由于所述电阻部402设置在所述第一端和所述第二端之间最短距离的所述虚拟连线1两侧的两部分之间的连接线至少在第二方向D2上具有投影，以增加了电阻，故此处对所述电阻部402位于设置在所述第一端和所述第二端之间最短距离的所述虚拟连线同一侧的部分，是否呈平行于第一方向D1的直线状设置不做限定。
在一实施例中，所述电阻部402位于设置在所述第一端和所述第二端之间最短距离的所述虚拟连线的至少一侧呈弯曲状。具体的，此处以电阻部402分布于设置在第一端和第二端之间最短距离的虚拟连线的两侧为例进行说明，所述电阻部402包括相连设置的多个子电阻部4021，所述子电阻部4021呈弯曲状，其中，此处对子电阻部4021的弯曲方向、多个子电阻部4021的排列方向不做限定，结合上文论述，子电阻部4021的弯曲方向可以平行于第二方向D2，且呈弯曲状的多个子电阻部4021可以沿第一方向D1排列。
可以理解的，在非显示区A2在第一方向D1的尺寸一定的情况下，本实施例中，电阻部402的延伸路径在第二方向D2作往返运动，可以使得电阻部402的总长度较长，在外围走线40各处的组成材料相同时，电阻部402的电阻值较大，从而实现上文所述的“在连接方向(平行于第一方向D1)上，单位尺寸内的电阻部402的电阻值大于对应串联的导线部401的电阻值”。
进一步的，每一电阻部402中的相连设置的多个子电阻部4021的形状和数目可以相同，即多个电阻部402的形态和尺寸可以相同，即多个电阻部402对于静电的容纳和阻碍能力相当，当外围走线40中的多个电阻部402分布较均匀时，以上设置可以进一步均匀化外围走线40中设有电阻部402的部分对于静电的容纳和阻碍能力，可以降低不同电阻部402对于静电的容纳和阻碍能力差异较大，而造成外围走线40中部分电阻较小而无法阻碍较多的静电，而导致放电以至于损伤显示面板100的风险。
在一实施例中，结合图1和图3所示，所述电阻部402和所述导线部401同层设置。可以理解的，本实施例中，电阻部402和导线部401同层设置可以避免额外增加显示面板100的厚度。进一步的，所述电阻部402的组成材料和所述导线部401的组成材料相同，其中，电阻部402和导线部401可以同时制备，甚至一体成型，以节省工艺制程，结合上文论述，即可以通过同一工艺形成包括相连设置且呈弯曲状的多个子电阻部4021、连接于多个子电阻部4021的导线部401，以一次性形成外围走线40。
可以理解的，结合上文论述，“在外围走线40各处的组成材料相同时，电阻部402的电阻值较大”，即本实施例在“电阻部402包括相连设置的、呈弯曲状的多个子电阻部4021”的基础上，可以实现电阻部402的电阻值较大。具体的，电阻部402的组成材料和导线部401的组成材料可以为但不限于导体材料、半导体材料，导体材料可以包括但不限于金属单质，半导体材料可以包括但不限于硅单质、氧化物、含硅元素的氧化物，其中金属单质可以为但不限于钼、钛。
在一实施例中，结合图1和图3所示，所述屏蔽层30的组成材料和所述外围走线40的组成材料相同，且所述屏蔽层30和所述外围走线40同层设置。具体的，屏蔽层30的组成材料和外围走线40的组成材料可以为但不限于导体材料、半导体材料，导体材料可以包括但不限于金属单质，半导体材料可以包括但不限于硅单质、含硅元素的氧化物，其中金属单质可以为但不限于钼。
可以理解的，本实施例中，屏蔽层30和外围走线40同层设置可以避免额外增加显示面板100的厚度，进一步的，屏蔽层30和外围走线40可以同时制备，甚至一体成型，以节省工艺制程，即可以通过同一工艺形成包括相连设置且呈弯曲状的多个子电阻部4021、连接于多个子电阻部4021的导线部401、相连设置且两端连接于外围走线40的多个屏蔽部，以一次性形成外围走线40和屏蔽层30。
在一实施例中，所述导线部401的长度大于所述第一端和所述第二端之间最短距离。结合上文论述，外围走线40包括导线部401和串联于导线部401的电阻部402，每一电阻部402在对应的连接方向上串联有至少一导线部401，也存在未串联有电阻部402的导线部401，此处可以理解为所述导线部401在延伸方向上呈弯曲设置，即在延伸方向上呈弯曲设置的导线部401可以指代串联或者未串联有电阻部402的导线部401。
具体的，如图1和图2所示，导线部401包括沿第一方向D1延伸的部分、沿第二方向D2延伸的部分，导线部401在延伸方向上呈弯曲设置，此处对导线部401中每一处弯曲方向不做限制，例如导线部401中，沿第一方向D1延伸的部分可以但不限于向第二方向D2弯曲，即表示在第一方向D1上为非直线设置，沿第二方向D2延伸的部分可以但不限于向第一方向D1弯曲，即表示在第二方向D2上为非直线设置。可以理解的，在非显示区A2在第一方向D1即第二方向D2的尺寸一定的情况下，本实施例中，导线部401沿任意方向呈弯曲设置，可以使得导线部401的总长度较长，以使导线部401的电阻值较大，从而增加了导线部401中可以容纳静电的路径，或者增加了导线部401对静电的阻碍能力，从而提高了外围走线40整体的抗静电能力，以提高显示面板100的良率或者质量。
在一实施例中，所述屏蔽组301在延伸方向上呈弯曲设置。具体的，结合上文论述，每一屏蔽组301可以与沿第一方向D1排列的多个晶体管201相对设置，且每一屏蔽组301中连接的多个屏蔽部可以与对应的多个晶体管201一一对应，每一屏蔽部可以与对应的晶体管201相对设置，也即屏蔽组301沿第一方向D1延伸。
具体的，屏蔽组301在延伸方向上呈弯曲设置，此处对屏蔽组301中每一处弯曲方向不做限制，例如屏蔽组301可以但不限于向第二方向D2弯曲，即表示屏蔽组301在第一方向D1上为非直线设置。可以理解的，在显示区A1在第一方向D1的尺寸一定的情况下，本实施例中，屏蔽组301沿任意方向呈弯曲设置，可以使得屏蔽组301的总长度较长，以使屏蔽组301的电阻值较大，从而增加了屏蔽层30中可以容纳静电的路径，或者增加了屏蔽层30对静电的阻碍能力，从而提高了屏蔽层30和外围走线40整体的抗静电能力，以提高显示面板100的良率或者质量。
在一实施例中，如图2、图4和图5所示，所述电阻部402和所述导线部401不同层设置，所述电阻部402的电阻率大于所述导线部401的电阻率。具体的，此处对电阻部402的形状和导线部401的形状不做限定，对电阻部402的组成材料和导线部401的组成材料也不做限定，此处的电阻率可以理解为拉直后长度为1米、横截面积为1平方米的导体的电阻，可以认为在温度、压力和磁场等外界因素相同的情况下，电阻部402的电阻率大于导线部401的电阻率。
可以理解的，当电阻部402的形态、尺寸均相同于导线部401的形态、尺寸时，本实施例中，电阻部402的电阻率大于导线部401的电阻率，可以实现上文所述的“在连接方向(平行于第一方向D1)上，单位尺寸内的电阻部402的电阻值大于对应串联的导线部401的电阻值”。当然，也可以在电阻部402的电阻率大于导线部401的电阻率的前提下，合理设置电阻部402的参数和导线部401的参数以实现“在连接方向(平行于第一方向D1)上，单位尺寸内的电阻部402的电阻值大于对应串联的导线部401的电阻值”，本实施例旨在强调“电阻部402的电阻率大于导线部401的电阻率”有助于实现“在连接方向(平行于第一方向D1)上，单位尺寸内的电阻部402的电阻值大于对应串联的导线部401的电阻值”。
在一实施例中，如图1、图2、图4和图5所示，所述薄膜晶体管层20包括位于所述显示区A1的多个薄膜晶体管201，所述屏蔽层30包括与多个所述晶体管201一一对应且重叠设置的屏蔽块和连接于相邻两所述屏蔽块的屏蔽走线；其中，所述外围走线40的所述电阻部402与所述屏蔽走线电性连接且同层设置。具体的，所述屏蔽层30可以包括多个屏蔽组301，沿第一方向D1延伸且沿第二方向D2排列，每一所述屏蔽组301的至少一端电性连接于一所述电阻部402，所述电阻部402和所述薄膜晶体管层20同层设置，屏蔽走线可以与薄膜晶体管层20中的至少一层同层设置。
其中，此处以第一方向D1平行于显示面板100的第一边，第二方向D2平行于显示面板100的第二边，且第一方向D1垂直于第二方向D2为例进行说明，具体的，结合图4和图5所示，薄膜晶体管层20中的多个晶体管201可以沿第一方向D1、第二方向D2呈阵列排布，结合上文论述，每一屏蔽组301可以与沿第一方向D1排列的多个晶体管201相对设置，进一步的，每一屏蔽组301可以包括电性连接的多个屏蔽部，每一屏蔽部可以与对应的晶体管201相对设置。具体的，每一屏蔽组301可以和位于同一行的多个晶体管201相对设置，进一步的，每一屏蔽块可以和对应一行晶体管201中对应的一晶体管201相对设置，屏蔽走线的宽度可以小于或者等于屏蔽块的宽度，可以理解的，对于靠近非显示区A2的多个屏蔽块而言，可以通过对应的一屏蔽走线连接至外围走线40。
具体的，由于在连接方向上单位尺寸内的电阻部402的电阻值较大，即在连接方向相同的尺寸下，电阻部402的电阻值大于导线部401的电阻值，可以理解的，在本实施例中，每一屏蔽组301的至少一端电性连接于一电阻部402，可以使得多条屏蔽组301的延伸方向上的电阻值均有所增加，通过以分散电阻部402的分布，避免其中一屏蔽组301的延伸方向上的电阻值较小而积累较多静电而放电，提高了外围走线40的抗击静电的能力，从而提高了显示面板100的良率或者质量。
进一步的，所述电阻部402的组成材料、屏蔽走线的组成材料以及所述薄膜晶体管层20中与屏蔽走线同层设置的膜层的组成材料相同。其中，本实施例对电阻部402和薄膜晶体管层20中同层设置且组成材料相同的膜层不作限制，只需满足电阻部402的电阻率大于导线部401的电阻率相同即可。可以理解的，本实施例中，电阻部402和薄膜晶体管层20同层设置可以避免额外增加显示面板100的厚度，进一步的，电阻部402和薄膜晶体管层20可以同时制备，以节省工艺制程，即可以通过同一工艺形成包括位于非显示区A2内的电阻部402、位于显示区A1内的薄膜晶体管层20中对应的膜层，以一次性形成电阻部402和薄膜晶体管层20中对应的膜层。
具体的，结合上文论述，“电阻部402的电阻率大于导线部401的电阻率”，即本实施例可以通过“电阻部402的组成材料和薄膜晶体管层20的组成材料相同”，以实现电阻部402的组成材料不同于导线部401的组成材料，进一步选择薄膜晶体管层20中其中一部件的组成材料制作电阻部402，以实现电阻部402的电阻率较大。
在一实施例中，如图4和图5所示，所述薄膜晶体管层20包括：栅极层203；有源层202，位于所述栅极层203靠近或者远离所述衬底10的一侧；第一绝缘层206，位于所述栅极层203和所述有源层202之间；源漏极层，位于所述有源层202远离所述衬底10的一侧，电性连接于所述有源层202，绝缘于所述栅极层203；其中，如图4所示，所述电阻部402和所述有源层202同层设置，或者如图5所示，所述电阻部402和所述源漏极层同层设置。
具体的，本实施例中对薄膜晶体管层20形成为多个顶栅结构或者底栅结构的晶体管不做限制，此处以顶栅结构的晶体管为例进行说明，即栅极层203位于有源层202远离衬底10的一侧。具体的，结合上文论述，薄膜晶体管层20中的每一薄膜晶体管201可以包括有源层202、位于有源层202远离衬底10的一侧的栅极层203、位于栅极层203远离衬底10的一侧的源漏极层，源漏极层包括与有源层202的一端部相对设置且电性连接的源极部204，与有源层202的一端部相对设置且电性连接的漏极部205。进一步的，显示面板100还包括位于有源层202和栅极层203之间且覆盖有源层202的第一绝缘层206、覆盖于栅极层203远离衬底10的一侧的第二绝缘层207、覆盖于第二绝缘层207远离衬底10的一侧的层间介质层208。也即所述薄膜晶体管层20包括：有源层202，位于所述屏蔽层30远离所述衬底10的一侧；第一绝缘层206，位于所述有源层202远离所述衬底10的一侧；栅极层203，位于所述第一绝缘层206远离所述衬底10的一侧；第二绝缘层207，位于所述栅极层203远离所述衬底10的一侧；源漏极层，位于所述第二绝缘层207远离所述衬底10的一侧；其中，所述电阻部402包括与所述有源层202同层设置的第一电阻部，或，与所述源漏极层同层设置的第二电阻部。
其中，有源层202的组成材料可以包括非晶硅、多晶硅中的至少一者，多晶硅可以包括低温多晶硅，进一步的，有源层202的组成材料还可以包括氧化物。具体的，例如采用低温多晶硅技术制备有源层202可以具备较高的电子迁移率，这样当薄膜晶体管201给对应的像素充电时，可以产生较大的驱动电流，以提高充电速度；例如采用非晶硅或者氧化物制备的有源层202可以具备低漏电流，以防止曝光情况下薄膜晶体管201的漏电对信号造成干扰。具体的，例如有源层202的组成材料包括非晶硅时，有源层202中电性连接至源漏极层的两端可以掺杂粒子以形成两个参杂区域，掺杂粒子可以包括磷离子，参杂区域内掺杂粒子的浓度可以根据实际情况设置；例如有源层202的组成材料包括氧化物时，可以避免设置掺杂粒子以形成参杂区域。
进一步的，基于上文论述，如图4所示，所述第一电阻部与所述有源层202的电阻率相同，所述第二电阻部与所述源漏极层的电阻率相同。具体的，对于与所述有源层202同层设置的第一电阻部，第一电阻部和有源层202可以采用相同的材料同时制备，根据上文论述，由于有源层202的组成材料为半导体材料，即第一电阻部的组成材料为半导体材料，半导体材料可以参考上文关于有源层202的组成材料的相关说明，而导线部401的组成材料一般为导体材料，即第一电阻部的电阻率可以较大。具体的，屏蔽层30和薄膜晶体管层20之间可以设有缓冲层50，在形成缓冲层50之后，可以通过同一工艺形成包括位于非显示区A2内的电阻部402、位于显示区A1内的有源层202，以一次性形成电阻部402和有源层202。
在一实施例中，如图5所示，所述源漏极层包括：第一金属层，所述第一金属层的组成材料包括钛；第二金属层，位于所述第一金属层远离所述衬底10的一侧，所述第二金属层的组成材料和所述第一金属层的组成材料不同。进一步的，所述电阻部402和所述第一金属层同层设置。其中，第二金属层的组成材料可以包括铝，进一步的，源漏极层还可以包括位于第二金属层远离衬底10的一侧第三金属层，第三金属层的组成材料可以相同于第一金属层的组成材料。
具体的，第一绝缘层206、第二绝缘层207和层间介质层208上可以设有第一过孔，源漏极层可以自层间介质层208远离衬底10的一侧通过第一过孔延伸至接触于有源层202，结合上文论述，第一金属层可以自层间介质层208远离衬底10的一侧通过第一过孔延伸至接触于有源层202，第二金属层、第三金属层可以依次形成于第一金属层上。
可以理解的，如图5所示，本实施例中，一方面，采用钛制作的第一金属层和电阻部402相对于采用钛制作的屏蔽层30和导线部401可以具有较高的电阻率，有助于实现“在连接方向上，单位尺寸内的所述电阻部402的电阻值大于对应串联的所述导线部401的电阻值”，另一方面，第一金属层和电阻部402可以同时制备以节省工艺制程和避免额外增加显示面板100的厚度，在形成层间介质层208之后，可以通过同一工艺形成包括位于非显示区A2内的电阻部402、位于显示区A1内的多个源极部204、多个漏极部205，以一次性形成电阻部402和源漏极层。
在一实施例中，如图4和图5所示，所述显示面板100还包括：第二过孔，连通于所述电阻部402和所述导线部401之间；导体部60，填充于所述第二过孔内，所述导体部60电性连接所述电阻部402和所述导线部401。需要注意的是，结合上文论述，电阻部402和薄膜晶体管层20同层设置时，由于导线部401一般与屏蔽层30同层设置，导致电阻部402和串联的导线部401异层设置。
可以理解的，例如图4所示，电阻部402和有源层202同层设置时，第二过孔可以贯穿缓冲层50以连通电阻部402和导线部401，填充于第二过孔内的导体部60，可以电性连接位于缓冲层50上侧的电阻部402和位于缓冲层50下侧的导线部401；又例如图5所示，电阻部402和源极部204、漏极部205同层设置时，第二过孔可以贯穿缓冲层50、第一绝缘层206、第二绝缘层207和层间介质层208，以连通电阻部402和导线部401，填充于第二过孔内的导体部60，可以电性连接位于层间介质层208上侧的电阻部402和位于缓冲层50下侧的导线部401。
在一实施例中，如图6所示，所述电阻部402和所述导线部401不同层设置，所述电阻部402在垂直于衬底10的平面上的投影超出所述屏蔽层30所在层，所述电阻部402包括位于设置在所述第一端和所述第二端之间最短距离的所述导线部401两侧或者同一侧且呈弯曲状的两部分。具体的，如图6所示，此处以电阻部402包括位于设置在第一端和第二端之间最短距离的导线部401上方的两部分4021为例进行说明，结合上文论述，可以通过导体部60实现多个电阻部402和导线部401之间的连接。
具体的，参考图1，外围走线40中的电阻部402在平行于衬底10的平面上呈弯曲设置以延伸，可以使得电阻部402的总长度较长；同理，本实施例中的电阻部402在垂直于衬底10的平面上呈弯曲设置以延伸，同样可以使得电阻部402的总长度较长，在外围走线40各处的组成材料相同时，电阻部402的电阻值较大，从而实现上文所述的“在连接方向(平行于第一方向D1)上，单位尺寸内的电阻部402的电阻值大于对应串联的导线部401的电阻值”。具体的，本实施例中对于电阻部402在垂直于衬底10的平面上的投影超出屏蔽层30所在层的部分重叠于显示面板100中的哪一膜层并不做限定，只需存在部分“超出……部分”可以位于屏蔽层30的上方，部分“超出……部分”可以位于屏蔽层30的下方即可。
本发明实施例提供移动终端，所述移动终端包括终端主体部和如上文任一所述的触控面板，所述终端主体部和所述触控面板组合为一体。
本发明实施例提供的显示面板，包括显示区和围绕所述显示区的非显示区，所述显示面板包括：衬底；薄膜晶体管层，位于所述衬底上的显示区内；屏蔽层，位于所述衬底和所述薄膜晶体管层之间，且位于所述显示区内；外围走线，位于所述非显示区内，所述外围走线电性连接于所述屏蔽层；所述外围走线包括导线部和电阻部，所述电阻部包括连接于所述屏蔽层的第一端以及连接于所述导线部的第二端，所述电阻部的电阻大于设置在所述第一端和所述第二端之间最短距离的所述导线部的电阻。其中，本发明通过将电阻部在单位尺寸内的电阻值设置的较大，以增加外围走线的延伸路径的单位长度上的电阻值，从而增加外围走线的总电阻值，以提高外围走线的抗击静电的能力，以提高显示面板的良率或者质量。
以上对本发明实施例所提供的显示面板和移动终端进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。
Claims (14)
1.一种显示面板，其特征在于，包括显示区和围绕所述显示区的非显示区，所述显示面板包括：
衬底；
薄膜晶体管层，位于所述衬底上的显示区内；
屏蔽层，位于所述衬底和所述薄膜晶体管层之间，且位于所述显示区内；
外围走线，位于所述非显示区内，电性连接于所述屏蔽层；
其中，所述外围走线包括导线部和电阻部，所述电阻部包括连接于所述屏蔽层的第一端以及连接于所述导线部的第二端，所述电阻部的电阻大于设置在所述第一端和所述第二端之间最短距离的所述导线部的电阻。
2.如权利要求1所述的显示面板，其特征在于，所述电阻部设置在所述第一端和所述第二端之间最短距离的虚拟连线两侧或者同一侧。
3.如权利要求2所述的显示面板，其特征在于，所述电阻部设置在所述第一端和所述第二端之间最短距离的所述虚拟连线的至少一侧呈弯曲状。
4.如权利要求2或3所述的显示面板，其特征在于，所述电阻部和所述导线部同层设置。
5.如权利要求1所述的显示面板，其特征在于，所述薄膜晶体管层包括位于所述显示区的多个薄膜晶体管，所述屏蔽层包括与多个所述晶体管一一对应且重叠设置的屏蔽块和连接于相邻两所述屏蔽块的屏蔽走线；
其中，所述外围走线的所述电阻部与所述屏蔽走线电性连接且同层设置。
6.如权利要求5所述的显示面板，其特征在于，所述屏蔽层包括沿第一方向延伸且沿第二方向排列的多个屏蔽组，所述屏蔽组的一端电性连接于一所述电阻部，所述屏蔽组的另一端电性连接于另一部分所述电阻部。
7.如权利要求1所述的显示面板，其特征在于，所述电阻部的电阻率大于所述导线部的电阻率。
8.如权利要求7所述的显示面板，其特征在于，所述薄膜晶体管层包括：
有源层，位于所述屏蔽层远离所述衬底的一侧；
第一绝缘层，位于所述有源层远离所述衬底的一侧；
栅极层，位于所述第一绝缘层远离所述衬底的一侧；
第二绝缘层，位于所述栅极层远离所述衬底的一侧；
源漏极层，位于所述第二绝缘层远离所述衬底的一侧；
其中，所述电阻部包括与所述有源层同层设置的第一电阻部，或，与所述源漏极层同层设置的第二电阻部。
9.如权利要求8所述的显示面板，其特征在于，所述第一电阻部与所述有源层的电阻率相同，所述第二电阻部与所述源漏极层的电阻率相同。
10.如权利要求9所述的显示面板，其特征在于，所述源漏极层包括：
第一金属层，所述第一金属层的组成材料包括钛，所述第一电阻部和所述第一金属层同层设置；
第二金属层，位于所述第一金属层远离所述衬底的一侧，所述第二金属层的组成材料和所述第一金属层的组成材料不同。
11.如权利要求7所述的显示面板，其特征在于，所述显示面板还包括：
过孔，连通于所述电阻部和所述导线部之间；
导体部，填充于所述过孔内，所述导体部电性连接所述电阻部和所述导线部。
12.如权利要求1所述的显示面板，其特征在于，所述屏蔽层的组成材料和所述外围走线的组成材料相同，且所述屏蔽层和所述外围走线同层设置。
13.如权利要求1所述的显示面板，其特征在于，所述电阻部和所述导线部不同层设置，所述电阻部在垂直于衬底的平面上的投影超出所述屏蔽层所在层，所述电阻部包括位于设置在所述第一端和所述第二端之间最短距离的所述导线部两侧或者同一侧且呈弯曲状的两部分。
14.如权利要求1所述的显示面板，其特征在于，所述导线部的长度大于所述第一端和所述第二端之间最短距离。
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