CN114975298A - 芯片封装结构及电子设备 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 115
- 230000017525 heat dissipation Effects 0.000 claims abstract description 69
- 230000001965 increasing effect Effects 0.000 claims abstract description 15
- 230000002708 enhancing effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 42
- 238000004519 manufacturing process Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 239000010432 diamond Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 238000005538 encapsulation Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 239000011324 bead Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- 241001391944 Commicarpus scandens Species 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 238000007648 laser printing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/4809—Loop shape
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
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- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
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- H01L23/4334—Auxiliary members in encapsulations
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- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract
本申请实施例公开了一种芯片封装结构及电子设备,属于芯片封装技术领域。芯片封装结构包括裸芯片、裸芯片载体和封装体;裸芯片位于裸芯片载体的一侧,封装体覆盖裸芯片外,将裸芯片封装于裸芯片载体上。封装体的外表面具有凹陷结构。凹陷结构用于增加封装体的散热面积。凹陷结构增大了封装体的表面积,从而增加了封装体的散热面积,增强了封装体的散热能力,而位于凹陷结构之外的区域仍能保证封装体具有足够的结构强度,使芯片封装结构在遭受物理冲击时不容易受损。
Description
技术领域
本申请涉及芯片封装技术领域,特别涉及一种芯片封装结构及电子设备。
背景技术
封装工艺是一种将裸芯片用绝缘材料打包,形成芯片封装结构的工艺过程。对裸芯片进行封装后,绝缘材料将裸芯片与外界隔离,防止空气中的杂质对裸芯片造成腐蚀,避免裸芯片的电气性能下降,也能避免裸芯片受到外部的物理冲击。
裸芯片在工作过程中会产生大量的热,导致芯片封装结构的温度升高,过高的温度会降低芯片封装结构的稳定性,甚至导致芯片封装结构烧毁。
绝缘材料的厚度影响芯片封装结构的散热能力,绝缘材料越薄,芯片封装结构的散热能力越强。但是绝缘材料的厚度越薄,芯片封装结构的结构强度也越低,对于外部物理冲击的抵抗能力也越弱,导致芯片封装结构在遭受物理冲击时容易受损。
发明内容
本申请实施例提供了一种芯片封装结构及电子设备,能够克服相关技术中芯片封装结构难以兼顾散热能力和结构强度的问题,所述技术方案如下:
第一方面,提供了一种芯片封装结构,所述芯片封装结构包括裸芯片、裸芯片载体和封装体。其中,所述裸芯片位于所述裸芯片载体的一侧。所述封装体覆盖于所述裸芯片外,将所述裸芯片封装在所述裸芯片载体上。所述封装体的外表面具有凹陷结构,所述凹陷结构用于增加所述封装体的散热面积。基于上述结构,凹陷结构增大了封装体的散热面积,从而增强了封装体的散热能力,而位于凹陷结构之外的区域仍能保证封装体具有足够的结构强度,使芯片封装结构在遭受物理冲击时不容易受损。
在一些示例中,所述凹陷结构包括沟槽。在另一些示例中,所述凹陷结构包括凹孔。在又一些示例中,所述凹陷结构包括沟槽和凹孔。
基于上述结构,封装体与空气接触的面积至少增加了沟槽或凹孔的内侧壁的面积,从而增强了封装体的散热面积,提高了散热能力,并且沟槽和凹孔并没有导致封装体整体厚度的减小,封装体位于沟槽和凹孔之外的区域还是能够使封装体具有足够的结构强度,使芯片封装结构在遭受物理冲击时不容易受损。
在一种可能的实现方式中,所述凹陷结构包括所述沟槽。在封装体的外表面具有至少一条所述沟槽,每条所述沟槽首尾相连,围成封闭图形。
基于上述结构,在使用真空吸盘吸附芯片封装结构时,真空吸盘只需要将一条沟槽完全罩住,就能够将封装体的顶面中,位于沟槽以内的区域与大气隔开,从而在抽真空后能通过真空吸盘顺利将芯片封装结构吸附起来。
可选地,所述封装体的外表面有多条所述沟槽,每条所述沟槽分别首尾相连,并且同心分布。采用同心分布的方式能够在封装体的外表面面积固定的情况下,设置更多的沟槽,进一步提高芯片封装结构的散热能力,并且封装体的外表面不同区域的散热也更加均匀。
可选地,所述沟槽围成多边形、圆角多边形、圆形或椭圆形中的至少一种。沟槽围成的图形不同,芯片封装结构的结构强度和散热能力均有可能不同,沟槽围成的图形根据具体的芯片封装结构进行选择,以使芯片封装结构的结构强度和散热能力均能满足设计要求。此外,所述沟槽围成圆角多边形、圆形或椭圆形,能够减小沟槽局部区域的应力,避免封装体破损。
可选地,所述沟槽的横截面为矩形、梯形、半圆形、U形或V形中的至少一种。沟槽的横截面的形状影响沟槽中的应力分布,横截面为半圆形或U形的沟槽,底面和侧面连接处的应力更小,封装体不容易出现破损。
在一些示例中,所述凹陷结构还包括多个所述凹孔,多个所述凹孔围绕所述沟槽分布。沟槽和凹孔均能达到增大散热面积的目的,凹孔能够充分利用封装体外表面剩余的空间,使芯片封装结构的散热能力更好。
在一些示例中,所述凹陷结构包括多个所述凹孔,多个所述凹孔阵列分布。凹孔也能起到增大散热面积的作用,凹孔布置起来比沟槽更灵活,通过阵列分布的多个凹孔,能够使芯片封装结构散热更均匀。
可选地,所述凹孔呈棱柱形、棱锥形、棱台形、圆柱形、圆锥形、圆台形或半球形中的至少一种。凹孔的形状会影响凹孔内壁的应力分布,圆柱形、圆锥形、圆台形或半球形由于内壁更平滑,应力分布更均匀,封装体也就更不容易出现局部应力过大而破损的情况。
在一些示例中,所述凹陷结构位于所述封装体远离所述裸芯片载体的顶面。封装体的顶面是主要的散热区域,封装体的顶面的面积通常比封装体的侧面的面积大得多,在顶面布置凹陷结构更加方便。
第二方面,本申请实施例还提供了一种电子设备,该电子设备包括印刷电路板和如第一方面所述的芯片封装结构,所述裸芯片载体与所述印刷电路板相连。
第三方面,本申请实施例还提供了一种封装模具,该封装模具包括第一模板和第二模板,所述第一模板和所述第二模板中的至少一个具有型腔,所述型腔的内壁具有凸起结构,所述凸起结构用于在封装体的外表面形成第一方面中所述的凹陷结构。
基于上述结构,在制作封装体时,裸芯片载体放置在第一模板上,第二模板与第一模板合拢后,裸芯片位于第二模板的型腔中,制作封装体的材料注入到型腔内,硬化后就成为封装体。由于型腔的内壁具有凸起结构,因此在封装体的外表面会形成相应凹陷结构,从而制得第一方面所述的芯片封装结构。
在一种可能的实现方式中,所述凸起结构包括凸棱。在所述型腔的内壁具有至少一条所述凸棱,每条凸棱首尾相连,围成封闭图形。基于上述结构,在制作芯片封装结构时,能够在封装体的外表面形成首尾相连的沟槽。
可选地,所述凸棱有多条,每条所述凸棱分别首尾相连,且同心分布。基于上述结构,能够制得多条分别首尾相连的沟槽,且各沟槽同心分布。
可选地,所述凸棱围成多边形、圆角多边形、圆形或椭圆形中的至少一种。所述凸棱围成的图形不同,在封装体的外表面形成的沟槽围成的图形也就不同,选择合适的凸棱能够制得形状满足设计要求的沟槽。
可选地,所述凸棱的横截面为矩形、梯形、半圆形、U形或V形中的至少一种。基于上述结构,能够制得横截面为矩形、梯形、半圆形、U形或V形的沟槽。并且,不同横截面的凸棱,在制作芯片封装结构过程中,脱模的难易程度也不同,其中,横截面为半圆形、梯形、V形的凸棱,在制作时,更容易脱模,封装体也不容易出现破损。
在一些示例中,所述凸起结构还包括凸柱。在所述型腔的内壁具有多个所述凸柱,多个所述凸柱围绕所述凸棱分布。凸柱能够在制作芯片封装结构时,在封装体的外表面形成所述凹孔。沟槽和凹孔均能达到增大散热面积的目的,通过凸柱在沟槽外形成凹孔,充分利用封装体外表面剩余的空间,使芯片封装结构的散热能力更好。
在一些示例中,所述凸起结构包括多个凸柱,多个所述凸柱阵列分布。从而在封装体的外表面形成阵列分布的多个凹孔。凹孔也能起到增大散热面积的作用,凹孔布置起来比沟槽更灵活,通过阵列分布的多个凹孔,能够使芯片封装结构散热更均匀。
可选地,所述凸柱呈棱柱形、棱锥形、棱台形、圆柱形、圆锥形、圆台形或半球形中的至少一种。凸柱的形状决定了在封装体的外表面形成的凹孔的形状,凸柱的形状不同,在制作芯片封装结构的过程中,脱模的难易程度也不同,棱锥形、棱台形、圆锥形、圆台形或半球形的凸柱,更容易脱模。
在一些示例中,所述凸起结构位于所述型腔的底面。
基于上述结构,能够在封装体远离所述裸芯片载体的顶面形成凹陷结构。封装体的顶面是主要的散热区域,封装体的顶面的面积通常比封装体的侧面的面积大得多,在顶面布置凹陷结构更加方便。
附图说明
图1是本申请实施例提供的一种芯片封装结构的示意图;
图2是图1中的A-A截面图;
图3是本申请实施例提供的一种芯片封装结构的示意图;
图4是本申请实施例提供的一种芯片封装结构的示意图;
图5是本申请实施例提供的一种芯片封装结构的示意图;
图6是本申请实施例提供的一种芯片封装结构的示意图;
图7是图6中的B-B截面图;
图8是图1所示芯片封装结构的正视图;
图9是本申请实施例提供的一种芯片封装结构的示意图;
图10是本申请实施例提供的一种芯片封装结构的示意图;
图11是本申请实施例提供的一种芯片封装结构的示意图;
图12是本申请实施例提供的一种芯片封装结构的示意图;
图13是本申请实施例提供的一种芯片封装结构的示意图;
图14是本申请实施例提供的一种电子设备的结构示意图;
图15是本申请实施例提供的一种封装模具的结构示意图;
图16是本申请实施例提供的一种封装模具的结构示意图;
图17是本申请实施例提供的一种封装模具的结构示意图;
图18是本申请实施例提供的一种第一模板的结构示意图;
图19是本申请实施例提供的一种第一模板的结构示意图;
图20是本申请实施例提供的一种第一模板的结构示意图;
图21是本申请实施例提供的一种第一模板的结构示意图;
图22是本申请实施例提供的一种第一模板的结构示意图;
图23是本申请实施例提供的一种第一模板的结构示意图;
图24是本申请实施例提供的一种第一模板的结构示意图;
图25是本申请实施例提供的一种第一模板的结构示意图。
图例说明
10、裸芯片 100、印刷电路板
20、裸芯片载体 21、第一引脚 22、第二引脚 23、引线 24、第三连接结构200、芯片封装结构
30、封装体 31、凹陷结构 311、沟槽 312、凹孔
30a、顶面 30b、侧面 30c、封装体底面
40、真空吸盘
50、第一模板 50a、型腔 50b、底面 51、凸起结构 511、凸棱
512、凸柱
60、第二模板
具体实施方式
本申请的实施方式部分使用的术语仅用于对本申请的实施例进行解释,而非旨在限定本申请。除非另作定义,本申请的实施方式使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请专利申请说明书以及权利要求书中使用的“第一”、“第二”、“第三”以及类似的词语并不表示任何顺序、数量或者重要性,而只是用来区分不同的组成部分。同样,“一个”或者“一”等类似词语也不表示数量限制,而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同,并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接,而是可以包括电性的连接,不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系,当被描述对象的绝对位置改变后,则所述相对位置关系也可能相应地改变。
图1是本申请实施例提供的一种芯片封装结构的示意图。图2是图1中的A-A截面图。如图1和图2所示,该芯片封装结构包括裸芯片10、裸芯片载体20和封装体30。裸芯片10位于裸芯片载体20的一侧。封装体30覆盖裸芯片10,并将裸芯片10封装于裸芯片载体20。封装体30的外表面具有凹陷结构31,该凹陷结构31用于增加封装体30的散热面积。
由于封装体30的外表面具有凹陷结构31,因此相比于相关技术中封装体30平整的外表面而言,布置凹陷结构31增大了封装体30的表面积,使封装体30具有更大的散热面积,从而增强了封装体30的散热能力,而位于凹陷结构31之外的区域仍能保证封装体30具有足够的结构强度,使芯片封装结构在遭受物理冲击时不容易受损。
作为示例,在图1所示芯片封装结构中,凹陷结构31包括沟槽311。
图3是本申请实施例提供的一种芯片封装结构的示意图。如图3所示,在该芯片封装结构中,凹陷结构31包括沟槽311和凹孔312。
图4是本申请实施例提供的一种芯片封装结构的示意图。如图4所示,在该芯片封装结构中,凹陷结构31包括凹孔312。
如图2所示,凹陷结构31位于封装体30远离裸芯片载体20的顶面30a。
由于封装体30的顶面30a的面积通常比封装体30的侧面30b的面积大得多,因此在顶面30a布置凹陷结构31更加方便。
图1~图4中仅以凹陷结构31位于顶面30a为例进行说明,但这并不表示凹陷结构31只能布置在封装体30的顶面30a,在其他示例中,凹陷结构31也能够位于封装体30的侧面30b,或者部分凹陷结构31位于封装体30的顶面30a,部分位于封装体30的侧面30b。
可选地,裸芯片载体20为封装基板或导线架。
作为示例,图1~图4中,裸芯片载体20均为封装基板。如图2所示,封装基板的一面具有第一引脚21,另一面具有第二引脚22,第一引脚21和第二引脚22在封装基板的内部相连。裸芯片10位于封装基板的一面,裸芯片10与封装基板表面的第一引脚21焊接,裸芯片10与封装基板之间还通过引线23相连,例如金属引线,通常为金线。
封装基板的第二引脚22用于与印刷电路板相连。在将芯片封装结构连接到印刷电路板时,封装基板的第二引脚22与印刷电路板焊接。
图5是本申请实施例提供的一种芯片封装结构的示意图。如图5所示,该芯片封装结构中,裸芯片载体20为导线架。导线架的多个引脚向同一侧弯折,封装体30远离导线架的引脚的顶面30a具有凹陷结构31。在一些示例中,封装体30与顶面30a相反的封装体底面30c也具有凹陷结构31,虽然裸芯片载体20为导线架的芯片封装结构安装到印刷电路板后,封装体30的底面30c与印刷电路板之间的间隙很小,但是在封装体30的底面30c也设置凹陷结构31,也能够起到增大散热面积的作用。
芯片封装结构在散热时,通常有两个散热途径。第一个散热途径是通过裸芯片载体20进行散热,第二个散热途径是通过封装体30的外表面进行散热,将热量直接散发到空气中。
图2中以箭头示意性地示出了第一个散热途径中的热量传递方向,如图2所示,热量通过第二引脚22由芯片封装结构传导至与芯片封装结构相连的印刷电路板100,再由印刷电路板100将热量散发到外部环境中。芯片封装结构的引脚为金属结构,具有较强的导热能力,以铜制的引脚为例,导热率能达到398W/(m·K),使芯片封装结构能快速散热。但是芯片封装结构的引脚数量有限,而且随着技术发展,芯片封装结构的发热量也越来越大,因此单靠第一个散热途径并不能完全满足散热的要求,还需要第二个散热途径的辅助。
图6是本申请实施例提供的一种芯片封装结构的示意图。为了便于对比,该芯片封装结构中,封装体30仅具有一条沟槽311,沟槽311的长度为e,宽度为d,深度为h。如图6所示,该芯片封装结构的封装尺寸为a×b×c,封装体的散热面积,也就是封装体与空气的接触面积是封装体的顶面、芯片封装结构的4个侧面以及沟槽311的内侧壁的面积之和,即a×b+2a×c+2b×c+2e×h+2d×h。对于相关技术中,具有相同封装尺寸的芯片封装结构,封装体的散热面积,是封装体的顶面以及芯片封装结构的4个侧面的面积之和,即a×b+2a×c+2b×c。相比于相关技术中的芯片封装结构,本申请实施例中,封装体30与空气接触的面积至少增加了沟槽311或凹孔312的内侧壁的面积,从而增强了封装体30的散热能力,并且沟槽311和凹孔312并没有导致封装体30整体厚度的减小,封装体30位于沟槽311和凹孔312之外的区域还是能够使封装体30具有足够的结构强度,使芯片封装结构在遭受物理冲击时不容易受损。
以下提供一更直观的示例,以说明凹陷结构31对于芯片封装结构的散热能力的提高。
若a=11mm,b=7mm,c=0.8mm,则相关技术中,封装尺寸为11mm×7mm×0.8mm的芯片封装结构,封装体的散热面积仅为105.8mm2。由于图6中作为示例的芯片封装结构,封装体30的侧壁未设置沟槽311和凹孔312,因此,此处忽略芯片封装结构侧壁的散热作用,仅考虑封装体30的顶面的散热作用。相关技术中封装尺寸为11mm×7mm×0.8mm的芯片封装结构,封装体30的散热面积为封装体顶面的面积,77mm2。
图7是图6中的B-B截面图。如图6和图7所示,本申请实施例中,e=5mm,d=0.1mm,h=0.1mm,封装体30的顶面30a与裸芯片20之间的垂直距离H为0.2mm。
沟槽311的4个内侧壁的面积是新增的散热面积,共增加了1.02mm2。
热量从裸芯片10传导至封装体30的顶面30a的路径长度为H,而热量从裸芯片10传导至沟槽311的内侧壁的路径比热量从裸芯片10传导至封装体30的顶面30a的路径要短,热量传导的路径越短,散热的速率也就越快。热量从裸芯片10传导至沟槽311的内侧壁的不同区域,路径的长度是不同的,但路径的长度能够等效为沟槽311一半深度处到裸芯片10的垂直距离,也就是H-0.5h。沟槽311的内侧壁的散热速率与封装体30的顶面30a相同面积区域的散热速率的比值为H/(H-0.5h),为1.33。根据这一比值,结合沟槽311的内侧壁的面积,能够确定出沟槽311的内侧壁的散热能力等效于封装体30的顶面30a中,面积为1.36mm2的区域的散热能力。
沟槽311的槽底的散热速率与封装体30的顶面30a相同面积区域的散热速率的比值为H/H-h,为2。根据这一比值,结合沟槽311的槽底的面积,能够确定出沟槽311的槽底的散热能力等效于封装体30的顶面30a中,面积为1mm2的区域的散热能力。
由此可知,图6中所示的一条沟槽311,提供的散热能力等效于封装体30的顶面30a中面积为2.36mm2的区域的散热能力,而沟槽311在封装体30的顶面30a占据的面积为0.5mm2,可见在封装体30的顶面30设置的这条沟槽311等效于使封装体30的顶面30a的面积增大了1.86mm2。通过设置多条沟槽311,就能够大大提高封装体30的散热能力,沟槽311的长度、宽度和深度以及沟槽311的数量均会对封装体30的散热能力产生影响,增加沟槽311的长度、宽度或者深度,增加沟槽311的数量均会增强封装体30的散热能力。
图8是图1所示芯片封装结构的正视图。如图8所示,凹陷结构31包括沟槽311,每条沟槽311首尾相连,围成封闭图形。
芯片封装结构在生产加工过程中进行取放时,通常采用真空吸盘、真空吸笔等吸附工具进行,而吸附工具一般吸附在封装体30的顶面30a。将沟槽311设计为首尾相连的形式,沟槽311围成的是封闭的图形,以真空吸盘40为例,真空吸盘40只需要罩住一条沟槽311,就能够将封装体30的顶面30a中,位于沟槽311以内的区域与大气隔开,从而在抽真空后能通过真空吸盘40顺利将芯片封装结构吸附起来,满足生产线对芯片封装结构进行自动化转移的需求。
可选地,沟槽311围成多边形、圆角多边形、圆形或椭圆形中的至少一种。示例性地,多边形包括三角形、矩形、菱形。圆角多边形包括圆角三角形、圆角矩形、圆角菱形。
例如图1中所示的芯片封装结构,沟槽311围成矩形。图9是本申请实施例提供的一种芯片封装结构的示意图。如图9所示,该芯片封装结构中,沟槽311围成三角形。图10是本申请实施例提供的一种芯片封装结构的示意图。如图10所示,该芯片封装结构中,沟槽311围成菱形。图11是本申请实施例提供的一种芯片封装结构的示意图。如图11所示,该芯片封装结构中,沟槽311围成圆角矩形。图12是本申请实施例提供的一种芯片封装结构的示意图。如图12所示,该芯片封装结构中,沟槽311围成圆形。
沟槽311围成的图形不同,芯片封装结构的结构强度和散热能力均有可能不同,沟槽311围成的图形根据具体的芯片封装结构进行选择,以使芯片封装结构的结构强度和散热能力均能满足设计要求。示例性地,沟槽311围成的形状与封装体30的顶面30a形状一致。
芯片封装结构在发热时,封装体30由于温度引起的热胀冷缩,在沟槽311的拐角处容易产生较大的应力,芯片封装结构在遭受外部物理冲击时,在沟槽311的拐角处也容易产生较大的应力,沟槽311围成圆角多边形,能够缓解封装体30局部区域的应力,避免封装体30局部应力过大而破损,沟槽311围成圆形则能够最大程度地缓解局部应力。
如图12所示,沟槽311有多条,每条沟槽311分别首尾相连,且同心分布。沟槽311同心分布是指,不同的沟槽311分别围成的图形的几何中心重合,并且在不进行旋转的情况下,对不同的沟槽311围成的图形分别进行放大或缩小,图形能够重合。例如图12中,多条沟槽311分别围成的图形构成一组同心圆。
采用同心分布的方式布置多条沟槽311,能够在封装体30的外表面面积固定的情况下,设置更多的沟槽311,进一步提高芯片封装结构的散热能力。并且采用同心分布,封装体30的外表面不同区域的散热能力也更加接近,使芯片封装结构的散热更加均匀,避免芯片封装结构散热不均,导致局部区域温度过高。
图13是本申请实施例提供的一种芯片封装结构的示意图,图中示出了沟槽311的横截面。如图13中的C-C截面所示,沟槽311的横截面为矩形、梯形、半圆形、U形或V形中的至少一种。
沟槽311的横截面不同,沟槽311的底面和侧面连接处的应力分布也会不同,横截面为半圆形或U形的沟槽311,底面和侧面连接处的应力更小,封装体30也就更不容易出现破损。
封装体30通常采用模具进行制作,沟槽311的横截面不同,封装体30的制作难易程度也就不同,横截面为半圆形、梯形、V形的沟槽311,在制作时,更容易脱模。
参照图3所示,凹陷结构31包括沟槽311和凹孔312。凹孔312有多个,多个凹孔312围绕沟槽311分布。
在无法充分利用封装体30的外表面设置沟槽311时,通过围绕沟槽311布置凹孔312,进一步增大散热面积。例如,在沟槽311围成的形状与封装体30的顶面30a的形状不同时,封装体30的顶面30a,在沟槽311的四周还会留有一定的空间,凹孔312的布置更加灵活,利用凹孔312充分利用封装体30外表面剩余的空间,达到增大散热面积的目的。
可选地,多个凹孔312阵列分布。阵列分布的凹孔312能够使封装体30的外表面不同的区域散热更加均匀,避免芯片封装结构散热不均,导致局部区域温度过高。
可选地,凹孔312呈棱柱形、棱锥形、棱台形、圆柱形、圆锥形、圆台形或半球形中的至少一种。
凹孔312的形状不同,凹孔312内壁的应力分布也会不同,棱柱形、棱锥形、棱台形的凹孔312,内壁在面与面的连接处应力较大,内壁的应力分布不均匀,圆柱形、圆锥形、圆台形或半球形由于内壁更平滑,应力分布更均匀,封装体30也就更不容易出现局部应力过大而破损的情况。
此外,在采用模具制作封装体30时,棱锥形、棱台形、圆锥形、圆台形或半球形的凹孔312,更有利于脱模。
可选地,封装体30的制作材料为环氧树脂、陶瓷或金属。芯片封装结构的封装类型通常有树脂封装、陶瓷封装和金属封装,根据不同的封装类型,选择不同的材料制作封装体30,以使芯片封装结构满足相应的设计要求。
图14是本申请实施例提供的一种电子设备的结构示意图。如图14所示,该电子设备包括印刷电路板100和芯片封装结构200,裸芯片载体20与印刷电路板100相连。该芯片封装结构200为如图1~图13所示的任一种芯片封装结构。
封装体30的外表面具有凹陷结构31,不论是沟槽311还是凹孔312,相比于相关技术中的芯片封装结构,封装体30与空气接触的面积至少增加了沟槽311或凹孔312的侧壁的面积,增加了封装体30的散热面积,从而增强了封装体30的散热能力。并且沟槽311和凹孔312并没有导致封装体30整体厚度的减小,封装体30位于沟槽311和凹孔312之外的区域还是能够使封装体30具有足够的结构强度,使芯片封装结构在遭受物理冲击时不容易受损。
在制作芯片封装结构的过程中,先将裸芯片10连接至裸芯片载体20,然后将裸芯片载体20和裸芯片10放置在封装模具中,再通过封装模具制作出封装体30。开模后,从封装模具中就能够取出制作完成的芯片封装结构。芯片封装结构从封装模具中取出之后,还可在封装体30的顶面30a通过激光打印形成各种标识,例如品牌标识等。
图15是本申请实施例提供的一种封装模具的结构示意图。如图15所示,该封装模具包括第一模板50和第二模板60。第一模板50和第二模板60中的至少一个具有型腔50a。型腔50a的内壁具有凸起结构51,凸起结构51用于在封装体30的外表面形成凹陷结构31。凹陷结构31用于增加封装体30的散热面积。凹陷结构31包括沟槽311和凹孔312中的至少一种,凹陷结构31的具体结构参照图1~图13所示的任一种芯片封装结构。
图16是本申请实施例提供的一种封装模具的结构示意图。其是用于制作裸芯片载体20为封装基板的芯片封装结构的封装模具,第一模板50和第二模板60中,第一模板50具有型腔50a。以图16所示的封装模具为例,在制作封装体30时,裸芯片载体20放置在第二模板60上,第一模板50与第二模板60合拢后,裸芯片10位于第一模板50的型腔50a中,制作封装体30的材料注入到型腔50a内,硬化后就成为封装体30。由于型腔50a的内壁具有凸起结构51,因此在封装体30的外表面会形成相应的凹陷结构31。
图17是本申请实施例提供的一种封装模具的结构示意图。该封装模具用于制作裸芯片载体20为导线架的封装模具,该封装模具中,第一模板50和第二模板60均具有型腔50a。两个型腔50a中的一个的内壁具有凸起结构51。在其他示例中,两个型腔50a的内壁均具有凸起结构51,这样在制作如图5所示的裸芯片载体20为导线架的芯片封装结构时,能够在封装体30相反的两个表面都形成凹陷结构31,进一步增大散热面积。
图18是本申请实施例提供的一种第一模板的结构示意图。如图18所示,凸起结构51位于型腔50a的底面50b。
这是由于封装体30的顶面30a的面积通常比封装体30的侧面30b的面积大得多,在顶面30a布置凹陷结构31更加方便,因此在型腔50a的底面50b设置凸起结构51,能够在封装体30的顶面30a形成凹陷结构31。
如图18所示,凸起结构51包括凸棱511,每条凸棱511首尾相连,围成封闭图形。
首尾相连的凸棱511能够使封装体30表面形成的沟槽311首尾相连,围成封闭图形。在采用真空吸盘吸附芯片封装结构时,真空吸盘只需要罩住沟槽311,就能够将封装体30的顶面30a位于沟槽311以内的区域与大气隔开,抽真空后能顺利将芯片封装结构吸附起来,满足生产线对芯片封装结构进行自动化转移的需求。
可选地,凸棱511围成多边形、圆角多边形、圆形或椭圆形中的至少一种。示例性地,多边形包括三角形、矩形、菱形。圆角多边形包括圆角三角形、圆角矩形、圆角菱形。
例如图18所示,凸棱511围成矩形。图19是本申请实施例提供的一种第一模板的结构示意图。如图19所示,该第一模板50中,凸棱511围成三角形。图20是本申请实施例提供的一种第一模板的结构示意图。如图20所示,该第一模板50中,凸棱511围成菱形。图21是本申请实施例提供的一种第一模板的结构示意图。如图21所示,该第一模板50中,凸棱511围成圆角矩形。图22是本申请实施例提供的一种第一模板的结构示意图。如图22所示,该第一模板50中,凸棱511围成圆形。
沟槽311围成的图形不同,芯片封装结构的结构强度和散热能力均有可能不同,沟槽311围成的图形根据具体的芯片封装结构进行选择,以使芯片封装结构的结构强度和散热能力均能满足设计要求。而在封装体30外表面形成的沟槽311所围成的形状,与封装模具中凸棱511所围成的形状是一致的,根据所要制作的沟槽311,选择具有合适凸棱511的封装模具。
如图22所示,凸棱511有多条,其中每条凸棱511分别首尾相连,且同心分布。凸棱511同心分布是指,不同的凸棱511分别围成的图形的几何中心重合,并且在不进行旋转的情况下,对不同的凸棱511围成的图形分别进行放大或缩小,图形能够重合。
例如图22中,各条凸棱511围成的图形构成一组同心圆。同心分布的多条凸棱511能够在封装体30外表面形成同心分布的多条沟槽311。
图23是本申请实施例提供的一种第一模板的结构示意图,图中示出了凸棱511的横截面。如图23中的D-D截面所示,凸棱511的横截面为矩形、梯形、半圆形、U形或V形中的至少一种。
凸棱511的横截面决定着制作出的封装体30外表面的沟槽311的横截面。凸棱511的横截面不同,在制作芯片封装结构的过程中,脱模的难易程度也不同,相比于横截面为矩形或U形的凸棱511,横截面为半圆形、梯形、V形的凸棱511,在制作芯片封装结构时,更容易脱模。
图24是本申请实施例提供的一种第一模板的结构示意图,如图24所示,凸起结构51包括凸棱511和凸柱512,凸柱512有多个,多个凸柱512围绕凸棱511分布。凸柱512用于在封装体30的外表面形成凹孔312。围绕凸棱511分布的多个凸柱512能够在封装体30的外表面,形成围绕沟槽311分布的多个凹孔312,从而充分利用封装体30的外表面布置凹陷结构,增大芯片封装结构的散热面积。
图25是本申请实施例提供的一种第一模板的结构示意图,如图25所示,凸起结构51包括多个凸柱512,多个凸柱512阵列分布。阵列分布的凸柱512能够在封装体30的外表面形成阵列分布的凹孔312,使封装体30的外表面不同的区域散热更加均匀,避免芯片封装结构散热不均,导致局部区域温度过高。
图25中示出了多种不同形状的凸柱512。如图25所示,凸柱512呈棱柱形、棱锥形、棱台形、圆柱形、圆锥形、圆台形或半球形中的至少一种。
凸柱512的形状决定着制作出的封装体30外表面的凹孔312的形状。凸柱512的形状不同,在制作芯片封装结构的过程中,脱模的难易程度也不同,相比于棱柱形和圆柱形的凸柱512,棱锥形、棱台形、圆锥形、圆台形或半球形的凸柱512,在制作芯片封装结构时,更容易脱模。
以上所述仅为本申请一个实施例,并不用以限制本申请,凡在本申请的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本申请的保护范围之内。
Claims (10)
1.一种芯片封装结构,其特征在于,包括裸芯片(10)、裸芯片载体(20)和封装体(30);
所述裸芯片(10)位于所述裸芯片载体(20)的一侧;
所述封装体(30)覆盖所述裸芯片(10),并将所述裸芯片(10)封装于所述裸芯片载体(20),所述封装体(30)的外表面具有凹陷结构(31),所述凹陷结构(31)用于增加所述封装体(30)的散热面积。
2.根据权利要求1所述的芯片封装结构,其特征在于,所述凹陷结构(31)包括至少一条沟槽(311),每条所述沟槽(311)首尾相连,围成封闭图形。
3.根据权利要求2所述的芯片封装结构,其特征在于,所述沟槽(311)有多条,每条所述沟槽(311)分别首尾相连,且同心分布。
4.根据权利要求2或3所述的芯片封装结构,其特征在于,所述沟槽(311)围成多边形、圆角多边形、圆形或椭圆形中的至少一种。
5.根据权利要求2~4任一项所述的芯片封装结构,其特征在于,所述沟槽(311)的横截面为矩形、梯形、半圆形、U形或V形中的至少一种。
6.根据权利要求2~5任一项所述的芯片封装结构,其特征在于,所述凹陷结构(31)还包括多个凹孔(312),多个所述凹孔(312)围绕所述沟槽(311)分布。
7.根据权利要求1所述的芯片封装结构,其特征在于,所述凹陷结构(31)包括多个凹孔(312),多个所述凹孔(312)阵列分布。
8.根据权利要求6或7所述的芯片封装结构,其特征在于,所述凹孔(312)呈棱柱形、棱锥形、棱台形、圆柱形、圆锥形、圆台形或半球形中的至少一种。
9.根据权利要求1~8任一项所述的芯片封装结构,其特征在于,所述凹陷结构(31)位于所述封装体(30)远离所述裸芯片载体(20)的顶面(30a)。
10.一种电子设备,其特征在于,包括印刷电路板(100)和如权利要求1~9任一项所述的芯片封装结构(200),所述裸芯片载体(20)与所述印刷电路板(100)相连。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110209381.4A CN114975298A (zh) | 2021-02-24 | 2021-02-24 | 芯片封装结构及电子设备 |
EP22758907.4A EP4276896A1 (en) | 2021-02-24 | 2022-02-24 | Chip encapsulation structure and electronic device |
PCT/CN2022/077579 WO2022179543A1 (zh) | 2021-02-24 | 2022-02-24 | 芯片封装结构及电子设备 |
US18/455,123 US20230395448A1 (en) | 2021-02-24 | 2023-08-24 | Chip Package Structure and Electronic Device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110209381.4A CN114975298A (zh) | 2021-02-24 | 2021-02-24 | 芯片封装结构及电子设备 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114975298A true CN114975298A (zh) | 2022-08-30 |
Family
ID=82973835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110209381.4A Pending CN114975298A (zh) | 2021-02-24 | 2021-02-24 | 芯片封装结构及电子设备 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230395448A1 (zh) |
EP (1) | EP4276896A1 (zh) |
CN (1) | CN114975298A (zh) |
WO (1) | WO2022179543A1 (zh) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060076694A1 (en) * | 2004-10-13 | 2006-04-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device package with concavity-containing encapsulation body to prevent device delamination and increase thermal-transferring efficiency |
DE102006007303A1 (de) * | 2006-02-16 | 2007-08-30 | Infineon Technologies Ag | Leiterplatte |
CN206819986U (zh) * | 2017-05-25 | 2017-12-29 | 苏州普福斯信息科技有限公司 | 一种增强散热性能的ic封装结构 |
CN110828539A (zh) * | 2018-08-10 | 2020-02-21 | 北京嘉楠捷思信息技术有限公司 | 一种晶片封装结构 |
CN109887890B (zh) * | 2019-01-30 | 2024-02-06 | 杭州晶通科技有限公司 | 一种扇出型倒置封装结构及其制备方法 |
-
2021
- 2021-02-24 CN CN202110209381.4A patent/CN114975298A/zh active Pending
-
2022
- 2022-02-24 WO PCT/CN2022/077579 patent/WO2022179543A1/zh unknown
- 2022-02-24 EP EP22758907.4A patent/EP4276896A1/en active Pending
-
2023
- 2023-08-24 US US18/455,123 patent/US20230395448A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
EP4276896A1 (en) | 2023-11-15 |
US20230395448A1 (en) | 2023-12-07 |
WO2022179543A1 (zh) | 2022-09-01 |
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---|---|---|---|
PB01 | Publication | ||
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