CN114970408A - 一种三维集成芯片的验证方法和验证装置 - Google Patents

Abstract

本申请公开了一种三维集成芯片的验证方法和验证装置，三维集成芯片包括多个层叠设置且通过键合单元键合连接的子模块，该验证方法包括：获取多个子模块的初始逻辑原理图数据；获取键合单元与相邻两个子模块的连接关系；基于多个子模块的初始逻辑原理图数据与连接关系，得到三维集成芯片的逻辑原理图数据；基于子模块的初始逻辑原理图数据，得到子模块对应的初始版图数据；基于多个子模块的初始版图数据，得到三维集成芯片的版图数据；对三维集成芯片的逻辑原理图数据与版图数据进行匹配验证。本申请获取表征三维集成芯片电路设计的逻辑原理图数据和用于生产三维集成芯片的版图数据，对逻辑原理图数据与版图数据进行匹配验证，实现对三维集成芯片的LVS验证。

Description

一种三维集成芯片的验证方法和验证装置

技术领域

本申请涉及三维集成芯片的验证领域，特别是涉及一种三维集成芯片的验证方法和验证装置。

背景技术

不同厂家提供的芯片具有用验证芯片自身的LVS(Layout Versus Schematics)RULE，以验证芯片自身的逻辑原理图数据与版图数据是否匹配，并不能使用同一LVS RULE验证不同厂家提供的不同芯片。由于三维芯片由多个芯片叠加而成，验证工具无法直接分辨其中结构属于哪个芯片，无法读取整合在一起的版图数据。

发明内容

本申请至少提供了一种三维集成芯片的验证方法和验证装置，以解决现有技术中无法直接验证三维集成芯片的逻辑原理图数据与版图数据的问题。

本申请第一方面提供了一种三维集成芯片的验证方法，三维集成芯片包括多个子模块，多个子模块之间层叠设置且通过键合单元键合连接，该验证方法包括：

获取多个子模块的初始逻辑原理图数据；

获取键合单元与相邻两个子模块的连接关系；

基于多个子模块的初始逻辑原理图数据与连接关系，得到三维集成芯片的逻辑原理图数据，逻辑原理图数据表征三维集成芯片的电路设计；

基于子模块的初始逻辑原理图数据，得到子模块对应的初始版图数据；

基于多个子模块的初始版图数据，得到三维集成芯片的版图数据；

对三维集成芯片的逻辑原理图数据与版图数据进行匹配验证。

可选地，基于多个子模块的初始逻辑原理图数据与连接关系，得到三维集成芯片的逻辑原理图数据，包括：

基于子模块的初始逻辑原理图数据以及子模块与键合单元的连接关系，生成第一网表文件；其中，键合单元被定义为电阻；

整合多个第一网表文件，生成逻辑原理图数据。

可选地，基于子模块的初始逻辑原理图数据以及子模块与键合单元的连接关系，生成第一网表文件，包括：

基于子模块的初始逻辑原理图数据，得到子模块所包含的多个元件之间的连接关系；

将多个元件之间的连接关系以及子模块与键合单元的连接关系转化为网表数据，生成第一网表文件。

可选地，基于子模块的初始逻辑原理图数据，得到子模块对应的初始版图数据，包括：

基于子模块的初始逻辑原理图数据，得到子模块所包含的多个元件之间的连接关系以及多个元件的尺寸；

基于元件的尺寸生成对应元件的图形；

基于多个元件之间的连接关系连接多个元件的图形，得到子模块对应的初始版图数据。

可选地，基于多个子模块的初始版图数据，得到三维集成芯片的版图数据，包括：

对多个子模块的初始版图数据进行预处理，得到三维集成芯片的版图设计；

通过标定文件将三维集成芯片的版图设计转化为第二网表文件，得到三维集成芯片的版图数据。

可选地，对多个子模块的初始版图数据进行预处理，得到三维集成芯片的版图设计，包括：

基于预设指令将多个子模块的初始版图移动至预设位置；

或者，对多个子模块的初始版图数据进行缩放操作或旋转操作；

基于预设指令将缩放操作或旋转操作后的初始版图移动至预设位置。

可选地，对三维集成芯片的逻辑原理图数据与版图数据进行匹配验证的步骤，包括：

获取测试工具并自定义验证规则；

基于测试工具与验证规则，生成检验工具；

通过检验工具对三维集成芯片的逻辑原理图数据与版图数据进行匹配验证。

可选地，通过检验工具对三维集成芯片的逻辑原理图数据与版图数据进行匹配验证，包括：

通过检验工具验证子模块与键合单元的连接关系以及键合单元的数量和版图数据是否匹配。

可选地，验证方法还包括：

验证逻辑原理图数据与版图数据不匹配；

产生警报信号，以提示匹配错误。

本申请第二方面提供了一种验证装置，应用于三维集成芯片，三维集成芯片包括多个子模块与键合单元，多个子模块之间层叠设置且通过键合单元键合连接，该验证装置包括：

获取模块，用于获取多个子模块的初始逻辑原理图数据；

获取模块还用于获取键合单元与相邻两个子模块的连接关系；

第一计算模块，用于基于多个子模块的初始逻辑原理图数据与连接关系，得到三维集成芯片的逻辑原理图数据，逻辑原理图数据表征三维集成芯片的电路设计；

第二计算模块，用于基于子模块的初始逻辑原理图数据，得到子模块对应的初始版图数据；

第二计算模块还用于基于多个子模块的初始版图数据，得到三维集成芯片的版图数据；

验证模块，用于对三维集成芯片的逻辑原理图数据与版图数据进行匹配验证。

本申请的有益效果是：区别于现有技术，本申请根据不同子模块的初始逻辑原理图数据以及键合单元与相邻两个子模块的连接关系，得到表征三维集成芯片的电路设计的逻辑原理图数据，根据不同子模块的初始逻辑原理图数据获取对应子模块的初始版图数据，并通过基于多个子模块的初始版图数据，得到三维集成芯片的版图数据，以对三维集成芯片的逻辑原理图数据与版图数据进行匹配验证，实现对三维集成芯片的LVS验证。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本申请。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请三维集成芯片一实施例的结构示意图；

图2是本申请三维集成芯片的验证方法一实施例的流程示意图；

图3是图2中步骤S13的具体流程示意图；

图4是图3中步骤S131的具体流程示意图；

图5是图2中步骤S14的具体流程示意图；

图6是图2中步骤S15的具体流程示意图；

图7是图6中步骤S151的具体流程示意图；

图8是图2中步骤S16的具体流程示意图；

图9是图2中步骤S16之后的具体流程示意图；

图10是本申请验证装置一实施例的结构示意图。

具体实施方式

为使本领域的技术人员更好地理解本申请的技术方案，下面结合附图和具体实施方式对本申请所提供的三维集成芯片的验证方法和验证装置做进一步详细描述。可以理解的是，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

现有技术中，三维芯片由多个不同厂家提供的芯片堆叠而成，每一芯片拥有对应的LVS验证规则，难以使用同一LVS验证规则对不同的芯片进行验证。

同时，由于三维芯片由多个芯片叠加而成，验证工具无法直接分辨其中结构属于哪个芯片，无法读取整合在一起的版图数据。并且，三维芯片的中间互联层并没有实际的器件，只是金属连接，验证工具无法直接识别连接点的数量。

请参阅图1，图1是本申请三维集成芯片一实施例的结构示意图。如图1所示，三维集成芯片1包括多个子模块10，多个子模块10之间层叠设置且通过键合单元20键合连接。具体地，本实施例三维集成芯片1包括两个子模块10，其中，第一个子模块10为上层芯片11，第二个子模块10为下层芯片12，上层芯片11通过键合单元20连接下层芯片12，上层芯片11还用于连接外接控制单元2。

进一步地，三维集成芯片1通过将上层芯片11与下层芯片12层叠设置，并且通过键合单元20键合连接，即将两个子模块10整合于三维集成芯片1中，以使三维集成芯片1所包含的芯片模块化，便于三维集成芯片1进行LVS匹配验证。

可选地，在其他实施例中，三维集成芯片1可包括多层芯片层，可对多层芯片层进行定义，以确定芯片层对应的子模块10。同时，将不同的子模块10整合于三维集成芯片1中，以使三维集成芯片1所包含的芯片模块化，便于三维集成芯片1进行LVS匹配验证。

可选地，不同三维集成芯片1可能包括不同层数的芯片层，区别于本实施例的上层芯片11与下层芯片12，其它三维集成芯片1可包括依次层叠设置的多层芯片层，也可为多层功能芯片层并列设置于同一芯片层的结构。其中，芯片层的层数根据三维集成芯片1所需要的功能以及对应的处理容量选择，具体可为4层、5层等等。

具体地，以4层芯片层为例，将与外接控制器连接的芯片层定义为第一子模块，依次层叠的4层芯片层则分别定义为第一子模块、第二子模块、第三子模块以及第四子模块。其它多层芯片层结构的三维集成芯片1，具体的定义方式如上，在此不再赘述。

其中，本实施例三维集成芯片1将多个子模块10的初始逻辑原理图数据整合在一起，通过单一的检测工具检测三维集成芯片1的逻辑原理图数据，即可实现对多个子模块10进行LVS验证。

本申请提供一种验证方法，以实现对三维集成芯片1的LVS验证，采用同一验证规则对三维集成芯片1包含的不同芯片进行LVS验证，即实现对上层芯片11和下层芯片12的验证。

结合图1，请参阅图2，图2是本申请三维集成芯片的验证方法一实施例的流程示意图。具体而言，本实施例三维集成芯片1的验证方法可以包括以下步骤：

步骤S11：获取多个子模块的初始逻辑原理图数据。

其中，本实施例可通过数据库或存储装置获取多个子模块10的初始逻辑原理图数据。具体地，子模块10的初始逻辑原理图数据用于表征子模块10，即芯片层的电路设计，具体为该子模块10的电路网表，电路网表具体包括该子模块10所包括的电路元件名称和电路信号名称。每个子模块10所包含的电路元件的个数与多个电路元件之间的连接关系并不完全相同，通过获取子模块10的初始逻辑原理图数据，即可确定不同子模块10的电路网表。

步骤S12：获取键合单元与相邻两个子模块的连接关系。

其中，本实施例上层芯片11与下层芯片12层叠设置，并且通过键合单元20键合连接，即上层芯片11与下层芯片12为键合单元20的相邻的两个子模块10。具体地，根据设计需要设计键合单元20与上层芯片11和下层芯片12的连接关系。

步骤S13：基于多个子模块的初始逻辑原理图数据与连接关系，得到三维集成芯片的逻辑原理图数据。

其中，三维集成芯片1的逻辑原理图数据用于表征三维集成芯片1的电路设计，即为该三维集成芯片1的电路网表，电路网表具体包括该三维集成芯片1所包括的电路元件名称和电路信号名称。具体地，三维集成芯片1的逻辑原理图数据为多个子模块10电路设计的集合，即包括所有子模块10的电路设计，通过获取三维集成芯片1的逻辑原理图数据，即可确定三维集成芯片1的电路网表。

可选地，具体得到三维集成芯片1的逻辑原理图数据的过程还可如图3所示流程，请继续参阅图3，图3是图2中步骤S13的具体流程示意图。具体而言，包括以下步骤：

步骤S131：基于子模块的初始逻辑原理图数据以及子模块与键合单元的连接关系，生成第一网表文件。

其中，本实施例根据子模块10的初始逻辑原理图数据以及子模块10与键合单元20的连接关系，生成对应的第一网表文件。具体地，本实施例根据上层芯片11的初始逻辑原理图数据以及上层芯片11和键合单元20的连接关系，生成上层芯片11的第一网表文件；根据下层芯片12的初始逻辑原理图数据以及下层芯片12和键合单元20的连接关系，生成下层芯片12的第一网表文件。

在本实施例中，仿真工具将键合单元20定义为电阻。具体地，本实施例上层芯片11和下层芯片12均包含独立的键合结构，例如，上层芯片11包括至少一个第一键合柱，下层芯片12包括至少一个第二键合柱。可选地，在其他实施例中，键合单元20还可为其他实现不同芯片连接的结构。

至少一个第一键合柱与相同数量的第二键合柱连接，以实现上层芯片11和下层芯片12的键合连接；其中，每一个第一键合柱以及与其连接的第二键合柱则形成每一个独立的键合单元20。

具体地，本实施例通过仿真工具将三维集成芯片1中的每一个独立的键合单元20定义为一个电阻。其中，本实施例根据不同的电阻可确定上层芯片11和下层芯片12之间的连接关系，包括连接节点的位置以及数量。

可选地，由于上层芯片11与下层芯片12以及上层芯片11与外接控制单元2之间包括至少一个键合单元20，需要对每一个键合单元20进行编号，以区分每一个键合单元20所对应的连接关系。其中，编号包含对应键合单元20的物理位置，本实施例通过仿真工具根据键合单元20的编号可获取对应键合单元20的位置以及其所对应的连接关系。

可选地，具体生成第一网表文件的过程还可如图4所示流程，请继续参阅图4，图4是图3中步骤S131的具体流程示意图。具体而言，包括以下步骤：

步骤S1311：基于子模块的初始逻辑原理图数据，得到子模块所包含的多个元件之间的连接关系。

其中，子模块10的初始逻辑原理图数据用于表征子模块10的电路设计，通过子模块10的初始逻辑原理图数据则可得到子模块10所包含的多个元件之间的连接关系。

步骤S1312：将多个元件之间的连接关系以及子模块与键合单元的连接关系转化为网表数据，生成第一网表文件。

其中，本实施例将步骤S1311得到的子模块10的多个元件之间的连接关系，以及步骤S12得到的子模块10与键合单元20的连接关系转化为网表数据，生成该子模块10的第一网表文件。具体地，不同的子模块10对应第一网表文件所包括的数据不同，本实施例通过步骤S1312得到上层芯片11的第一网表文件和下层芯片12的第一网表文件。

可选地，上层芯片11还用于连接外接控制单元2，其中，上层芯片11通过第一键合柱与外接控制单元2实现连接，因此，本实施例通过仿真工具根据与外接控制单元2连接的第一键合柱的位置以及数量确认上层芯片11与外接控制单元2之间的连接关系。

进一步地，在本实施例通过步骤S1311得到上层芯片11的第一网表文件，需要将上层芯片11与外接控制单元2之间的连接关系转化为网表数据，结合上层芯片11所包含多个元件之间的连接关系以及上层芯片11与键合单元20的连接关系转化所得的网表数据，生成上层芯片11的第一网表文件。

步骤S132：整合多个第一网表文件，生成逻辑原理图数据。

其中，本实施例仿真工具通过步骤S131分别得到上层芯片11的第一网表文件和下层芯片12的第一网表文件，具体地，上层芯片11的第一网表文件包括上层芯片11与键合单元20的连接关系以及上层芯片11所包含的多个元件之间的连接关系；下层芯片12的第一网表文件包括下层芯片12与键合单元20的连接关系以及下层芯片12所包含的多个元件之间的连接关系。

进一步地，本实施例根据仿真工具的合并命令，对上层芯片11的第一网表文件和下层芯片12的第一网表文件进行整合处理。可选地，本实施例可通过按预设顺序排列上层芯片11的第一网表文件和下层芯片12的第一网表文件所包含的网表数据，以得到三维集成芯片1的逻辑原理图数据。可选地，顺序可为键合单元20的编号，或子模块10之间的连接顺序。例如，按与外接控制单元2连接的上层芯片11以及与上层芯片11连接的下层芯片12的顺序。

步骤S14：基于子模块的初始逻辑原理图数据，得到子模块对应的初始版图数据。

其中，本实施例根据子模块10的初始逻辑原理图数据所包括的电路设计，得到子模块10对应的初始版图数据，具体地，初始版图数据为图形数据，具体为子模块10所包含的电路元件的图形以及多个图形之间的连接关系。

可选地，具体得到子模块10的初始版图数据的过程还可如图5所示流程，请继续参阅图5，图5是图2中步骤S14的具体流程示意图。

具体而言，包括以下步骤：

步骤S141：基于子模块的初始逻辑原理图数据，得到子模块所包含的多个元件之间的连接关系以及多个元件的尺寸。

其中，子模块10的初始逻辑原理图数据除了包括其所包含的多个元件之间的连接关系，还包括多个元件的尺寸设计数据。

步骤S142：基于元件的尺寸生成对应元件的图形。

其中，本实施例根据步骤S141得到的尺寸设计数据，生成对应的元件的图形。

步骤S143：基于多个元件之间的连接关系连接多个元件的图形，得到子模块对应的初始版图数据。

其中，本实施例根据步骤S141得到多个元件之间的连接关系，将对应多个元件的图形进行连接，以得到子模块10对应的初始版图数据。

步骤S15：基于多个子模块的初始版图数据，得到三维集成芯片的版图数据。

其中，LVS验证用于验证版图和逻辑图是否匹配，在通过步骤S11得到三维集成芯片1的逻辑原理图数据后，还需要获取三维集成芯片1的版图数据。

具体地，本实施例将步骤S14得到多个子模块10对应的初始版图数据，即上层芯片11的初始版图数据和下层芯片12的初始版图数据进行整合，以得到三维集成芯片1的版图数据。

可选地，具体得到三维集成芯片1的版图数据的过程还可如图6所示流程，请继续参阅图6，图6是图2中步骤S15的具体流程示意图。

具体而言，包括以下步骤：

步骤S151：对多个子模块的初始版图数据进行预处理，得到三维集成芯片的版图设计。

其中，需要根据设计尺寸以及物理位置关系，将不同子模块10的初始版图数据设置于不同图层，例如将上层芯片11的初始版图数据设置于第一图层，将下层芯片12的初始版图数据设置于第二图层，同时根据不同子模块10物理位置，调整上层芯片11和下层芯片12的初始版图数据的位置。

可选地，具体得到三维集成芯片1的版图设计的过程还可如图7所示流程，请继续参阅图7，图7是图6中步骤S151的具体流程示意图。具体而言，包括以下步骤：

步骤S1511：对多个子模块的初始版图数据进行缩放操作或旋转操作。

步骤S1512：基于预设指令将缩放操作或旋转操作后的初始版图移动至预设位置。

其中，本实施例可根据实际需要选择执行步骤S1511或/和步骤S1512。

步骤S152：通过标定文件将三维集成芯片的版图设计转化为第二网表文件，得到三维集成芯片的版图数据。

其中，本实施例通过仿真工作的标定文件，提取三维集成芯片1中多个子模块10的连接关系，并进一步图形数据转化为网表数据，整合网表数据所得到的第二网表文件即为三维集成芯片1的版图数据。

步骤S16：对三维集成芯片的逻辑原理图数据与版图数据进行匹配验证。

其中，三维集成芯片1通过步骤S13与步骤S15分别获取三维集成芯片1的逻辑原理图数据与版图数据之后，通过自定义设定的检验工具对两者进行匹配验证。具体地，进行匹配验证的逻辑原理图数据与版图数据均为网表文件，且文件的格式相同，以匹配两个网表文件所包含的网表数据。

可选地，具体匹配验证的过程可如图8所示流程，请继续参阅图8，图8是图2中步骤S16的具体流程示意图。具体而言，包括以下步骤：

步骤S161：获取测试工具并自定义验证规则。

其中，本实施例三维集成芯片1使用Calibre工具作为测试工具，并且通过Calibre工具自定义一套新的LVS验证规则，使用该LVS验证规则对三维集成芯片1进行LVS验证。

可选地，在其他实施例中，三维集成芯片1还可使用Dracula工具作为测试工具，并且通过Dracula工具自定义新的LVS验证规则，以实现三维集成芯片1的LVS验证。

步骤S162：基于测试工具与验证规则，生成检验工具。

其中，本实施例三维集成芯片1通过步骤S161获取测试工具与验证规则，并根据测试工具与验证规则生成检验工具，该检验工具可以读取对整合之后的版图数据，从而实现通过单一检验工具对三维集成芯片1的整体进行LVS验证。

步骤S163：通过检验工具对三维集成芯片的逻辑原理图数据与版图数据进行匹配验证。

其中，本实施例三维集成芯片1利用步骤S162生成检验工具，即可对步骤S13与步骤S15获取的三维集成芯片1的逻辑原理图数据与版图数据进行匹配验证。具体地，本实施例通过检验工具验证子模块10与键合单元20的连接关系以及键合单元20的数量和版图数据是否匹配。

可选地，在本实施例中，可将上层芯片11和下层芯片12设置为黑盒子，通过检验工具对上层芯片11和下层芯片12进行黑盒测试，以验证第上层芯片11和键合单元20的连接关系与版图数据是否匹配，以及下层芯片12和键合单元20的连接关系与版图数据是否匹配。

其中，本实施例将上层芯片11和下层芯片12设置为黑盒子，并对其进行黑盒测试。

具体地，黑盒测试是通过测试来检测待测试器件的每个功能是否都能正常使用，黑盒测试从输入数据与输出数据的对应关系出发进行测试，着眼于程序外部结构，不考虑内部逻辑结构。

其中，黑盒测试的内容包括接受性测试、α/β测试、菜单/帮助测试、发行测试、回归测试以及RTM测试等等。

可选地，在本实施例中，可通过验证工具验证键合单元20与上层芯片11以及下层芯片12的连接关系的同时，还可验证键合单元20的数量，即本实施例可验证上层芯片11和下层芯片12的金属连接点的位置及数量。三维集成芯片1通过验证工具验证键合单元20的连接关系和数量，解决了在三维集成芯片1中，无法通过常用工具直接验证三维集成芯片1的物理连接关系是否正确的问题。

具体地，当三维集成芯片1验证通过时，则证明三维集成芯片1的逻辑原理图数据与版图数据匹配；当三维集成芯片1验证不通过时，则证明三维集成芯片1的逻辑原理图数据与版图数据不匹配，可执行如图9所示的步骤。请参阅图9，图9是图2中步骤S16之后的具体流程示意图。具体而言，包括以下步骤：

步骤S17：验证逻辑原理图数据与版图数据不匹配。

其中，三维集成芯片1利用检验工具进行LVS验证，以验证三维集成芯片1的逻辑原理图数据与版图数据是否匹配，此时三维集成芯片1验证不通过，即验证三维集成芯片1的逻辑原理图数据与版图数据不匹配，进一步执行步骤S18。

步骤S18：产生警报信号，以提示匹配错误。

其中，检验工具根据验证不匹配的结果产生警报信号，以提示匹配错误。具体地，警报信号可包括匹配错误的具体模块或错误类型。

例如，匹配的节点上没有器件；或，匹配的器件上有不匹配的节点；或，器件不匹配；或，匹配的节点上有多余的版图器件；或，匹配的节点上有多余的线路图器件；或，匹配的节点上有非匹配的版图和线路图器件；或，其他不匹配的版图器件；或，其他不匹配的线路图器件；或，器件的类型不匹配；或，器件的尺寸不匹配等等。

用户可根据警报信号提示的错误类型，对发生错误的模块进行对应修改，以解决匹配错误的问题。

本申请三维集成芯片1根据不同子模块10的初始逻辑原理图数据以及键合单元20与相邻两个子模块10的连接关系，得到表征三维集成芯片1的电路设计的逻辑原理图数据，根据不同子模块10的初始逻辑原理图数据获取对应子模块10的初始版图数据，并通过基于多个子模块10的初始版图数据，得到三维集成芯片1的版图数据，以对三维集成芯片1的逻辑原理图数据与版图数据进行匹配验证，实现对三维集成芯片1整体结构的LVS验证。

另一方面，本申请三维集成芯片1的LVS验证方法可应用于多层芯片结构的三维集成芯片上，实现对多种类三维集成芯片的LVS验证，具有较高的普适性。

本申请还提供一种验证装置，用于验证图1所示的三维集成芯片1的逻辑原理图数据和版图数据。请参阅图10，图10是本申请验证装置一实施例的结构示意图。如图10所示，验证装置30包括获取模块31、第一计算模块32、第二计算模块33以及验证模块34。

其中，获取模块31用于获取多个子模块10的初始逻辑原理图数据，获取模块31还用于获取键合单元20与相邻两个子模块10的连接关系。

第一计算模块32用于基于多个子模块10的初始逻辑原理图数据与连接关系，得到三维集成芯片1的逻辑原理图数据，逻辑原理图数据表征三维集成芯片1的电路设计。

第二计算模块33用于基于子模块10的初始逻辑原理图数据，得到子模块10对应的初始版图数据，第二计算模块33还用于基于多个子模块10的初始版图数据，得到三维集成芯片1的版图数据。

验证模块34用于对三维集成芯片1的逻辑原理图数据与版图数据进行匹配验证。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种三维集成芯片的验证方法，其特征在于，所述三维集成芯片包括多个子模块与键合单元，所述多个子模块之间层叠设置且通过所述键合单元键合连接，所述验证方法包括：

获取多个所述子模块的初始逻辑原理图数据；

获取所述键合单元与相邻两个所述子模块的连接关系；

基于多个所述子模块的初始逻辑原理图数据与所述连接关系，得到所述三维集成芯片的逻辑原理图数据，所述逻辑原理图数据表征所述三维集成芯片的电路设计；

基于所述子模块的初始逻辑原理图数据，得到所述子模块对应的初始版图数据；

基于多个所述子模块的初始版图数据，得到所述三维集成芯片的版图数据；

对所述三维集成芯片的逻辑原理图数据与版图数据进行匹配验证。

2.根据权利要求1所述的验证方法，其特征在于，所述基于多个所述子模块的初始逻辑原理图数据与所述连接关系，得到所述三维集成芯片的逻辑原理图数据，包括：

基于所述子模块的初始逻辑原理图数据以及所述子模块与所述键合单元的连接关系，生成第一网表文件；其中，所述键合单元被定义为电阻；

整合多个所述第一网表文件，生成所述逻辑原理图数据。

3.根据权利要求2所述的验证方法，其特征在于，所述基于所述子模块的初始逻辑原理图数据以及所述子模块与所述键合单元的连接关系，生成第一网表文件，包括：

基于所述子模块的初始逻辑原理图数据，得到所述子模块所包含的多个元件之间的连接关系；

将所述多个元件之间的连接关系以及所述子模块与所述键合单元的连接关系转化为网表数据，生成所述第一网表文件。

4.根据权利要求1所述的验证方法，其特征在于，所述基于所述子模块的初始逻辑原理图数据，得到所述子模块对应的初始版图数据，包括：

基于所述子模块的初始逻辑原理图数据，得到所述子模块所包含的多个元件之间的连接关系以及多个所述元件的尺寸；

基于所述元件的尺寸生成对应元件的图形；

基于所述多个元件之间的连接关系连接多个所述元件的图形，得到所述子模块对应的初始版图数据。

5.根据权利要求4所述的验证方法，其特征在于，所述基于多个所述子模块的初始版图数据，得到所述三维集成芯片的版图数据，包括：

对多个所述子模块的初始版图数据进行预处理，得到所述三维集成芯片的版图设计；

通过标定文件将所述三维集成芯片的版图设计转化为第二网表文件，得到所述三维集成芯片的版图数据。

6.根据权利要求5所述的验证方法，其特征在于，所述对多个所述子模块的初始版图数据进行预处理，得到所述三维集成芯片的版图设计，包括：

基于预设指令将多个所述子模块的初始版图移动至预设位置；

或者，对多个所述子模块的初始版图数据进行缩放操作或旋转操作；

基于预设指令将缩放操作或旋转操作后的所述初始版图移动至预设位置。

7.根据权利要求1所述的验证方法，其特征在于，所述对所述三维集成芯片的逻辑原理图数据与版图数据进行匹配验证的步骤，包括：

获取测试工具并自定义验证规则；

基于所述测试工具与所述验证规则，生成检验工具；

通过所述检验工具对所述三维集成芯片的逻辑原理图数据与版图数据进行匹配验证。

8.根据权利要求7所述的验证方法，其特征在于，所述通过所述检验工具对所述三维集成芯片的逻辑原理图数据与版图数据进行匹配验证，包括：

通过所述检验工具验证所述子模块与所述键合单元的连接关系以及所述键合单元的数量和所述版图数据是否匹配。

9.根据权利要求1所述的验证方法，其特征在于，所述验证方法还包括：

验证所述逻辑原理图数据与所述版图数据不匹配；

产生警报信号，以提示匹配错误。

10.一种验证装置，应用于三维集成芯片，其特征在于，所述三维集成芯片包括多个子模块与键合单元，所述多个子模块之间层叠设置且通过所述键合单元键合连接，所述验证装置包括：

获取模块，用于获取多个所述子模块的初始逻辑原理图数据；

所述获取模块还用于获取所述键合单元与相邻两个所述子模块的连接关系；

第一计算模块，用于基于多个所述子模块的初始逻辑原理图数据与所述连接关系，得到所述三维集成芯片的逻辑原理图数据，所述逻辑原理图数据表征所述三维集成芯片的电路设计；

第二计算模块，用于基于所述子模块的初始逻辑原理图数据，得到所述子模块对应的初始版图数据；

所述第二计算模块还用于基于多个所述子模块的初始版图数据，得到所述三维集成芯片的版图数据；

验证模块，用于对所述三维集成芯片的逻辑原理图数据与版图数据进行匹配验证。

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