CN114913824A - 显示控制电路及硅基液晶面板 - Google Patents

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Abstract

本申请公开了一种显示控制电路及硅基液晶面板。该显示控制电路用于包括多个像素单元的显示面板，显示控制电路包括：像素存储阵列电路，包括与多个像素单元一一对应的多个像素存储单元，像素存储阵列电路在显示面板的基板上的投影位于显示面板的多个像素单元在基板上的投影内；驱动电路，至少包括行驱动电路和列驱动电路，驱动电路与像素存储阵列电路连接，其在显示面板的基板上的投影位于像素单元在基板上的投影外，驱动电路用于提供调制信号及像素数据；其中，像素存储阵列电路利用调制信号对像素数据进行调制，以为像素单元提供像素显示电压。通过这种方式，能够缩小像素尺寸，提高晶圆的面板产量，或者在同尺寸下制造更高分辨率面板。

Description

显示控制电路及硅基液晶面板
技术领域
本申请涉及显示技术领域，特别是涉及一种显示控制电路及硅基液晶面板。
背景技术
硅基液晶(Liquid Crystal on Silicon，LCoS)是一种反射式投影显示器件，其是采用半导体硅晶技术控制液晶偏转，进而控制入射光的相位分布，进行图像调制。与传统的显示结构相比较，LCoS具有光利用效率高、体积小、开口率高、制造技术成熟等特点，其可以很容易实现高分辨率和充分的色彩表现。上述优点使得LCoS在今后的显示应用领域具有很大的优势。
LCoS包括在硅基板上设置的互补金属氧化物半导体(Complementary MetalOxide Semiconductor，CMOS)点阵，CMOS点阵及与其连接的其它像素驱动电路及控制电路与像素单元对应设置，且设置于像素区域，导致像素单元的尺寸较大，显示面板尺寸较大，晶圆的面板产量较低。
发明内容
本申请主要解决的技术问题是提供一种显示控制电路及硅基液晶面板，以缩小像素尺寸，提高晶圆的面板产量。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种显示控制电路。该显示控制电路用于显示面板，显示面板包括多个像素单元，显示控制电路包括：像素存储阵列电路，包括与多个像素单元一一对应的多个像素存储单元，像素存储阵列电路在显示面板的基板上的投影位于显示面板的多个像素单元在基板上的投影内；驱动电路，至少包括行驱动电路和列驱动电路，驱动电路与像素存储阵列电路连接，其在显示面板的基板上的投影位于像素单元在基板上的投影外，驱动电路用于提供调制信号及像素数据；其中，像素存储阵列电路利用调制信号对像素数据进行调制，以为像素单元提供像素显示电压。
在一个具体实施方式中，多个像素单元划分为显示像素区域及设置在显示像素区域周围的对准像素区域，像素存储阵列电路为显示像素区域的像素单元提供像素显示电压，并进一步为对准像素区域的像素单元提供预设像素电压。
在一个具体实施方式中，列驱动电路包括：外围电路，至少用于提供像素数据；列译码器，用于接入列寻址信号；缓冲器，分别与列译码器及外围电路连接，用于缓存像素数据及列寻址信号；列驱动器，与缓冲器和像素存储阵列电路连接，用于从缓冲器中获取像素数据。
在一个具体实施方式中，列驱动器包括：低压列驱动器，用于对来自缓冲器的低压像素数据进行驱动；高压列驱动器，用于对高压像素数据进行驱动，并输出至像素存储阵列电路；升压电路，分别与低压列驱动器和高压列驱动器连接，用于将低压像素数据升压转换为高压像素数据，以提供给高压列驱动器。
在一个具体实施方式中，列驱动电路进一步包括：读出放大器，与列驱动器连接，用于对像素数据进行放大处理；移位器，与读出放大器和缓冲器连接，用于将放大处理后的像素数据移位输出至像素存储阵列电路；ITO电压电路，分别与缓冲器及像素存储阵列电路连接，用于提供ITO电压，使像素数据极性转换。
在一个具体实施方式中，多个像素单元组成至少两个子像素阵列，显示控制电路包括至少两个列驱动器，列驱动器与子像素阵列一一对应设置，且子像素阵列对应的所有像素存储单元均和与该子像素阵列对应的列驱动器通过导线连接，且每个列驱动器的导线与其它列驱动器的导线相互电隔离。
在一个具体实施方式中，行驱动电路包括：行译码器，用于接入行寻址信号；行驱动器，分别与行译码器及像素存储阵列电路连接，用于根据行寻址信号控制像素存储阵列电路对像素数据进行读写。
在一个具体实施方式中，多个像素单元组成至少两个子像素阵列，显示控制电路包括至少两个行驱动器，行驱动器与子像素阵列一一对应设置，且子像素阵列对应的所有像素存储单元均和与该子像素阵列对应的行驱动器通过导线连接，且每个行驱动器的导线与其它行驱动器的导线相互电隔离。
在一个具体实施方式中，多个像素单元组成M*N个子像素阵列，驱动电路包括M*N个列驱动器和M*N个行驱动器，列驱动器与子像素阵列一一对应设置，行驱动器与子像素阵列一一对应设置；子像素阵列对应的所有像素存储单元均和与其对应的列驱动器通过导线连接，且每个列驱动器的导线与其它列驱动器的导线相互电隔离，子像素阵列对应的所有像素存储单元均和与其对应的行驱动器通过导线连接，且每个行驱动器的导线与其它行驱动器的导线相互电隔离；其中，M为大于1的自然数，N为大于1的自然数。
在一个具体实施方式中，驱动电路同时对M*N个子像素阵列对应的像素存储单元进行读写。
在一个具体实施方式中，像素存储阵列电路的同一行的字线分割为彼此不连接的部分，及/或像素存储阵列电路的同一列的位线分割为彼此不连接的部分。
在一个具体实施方式中，行驱动电路与列驱动电路在基板上的投影分别位于像素单元在基板上的投影的外围。
本申请还提供一种硅基液晶面板，包括依次叠层设置的CMOS基板、液晶层、ITO层及盖板，其中CMOS基板集成有上述各实施方式的显示控制电路。
本申请的有益效果是：通过将本申请的像素单元的驱动电路在基板上的投影位于像素单元在基板上的投影外，仅将像素存储阵列电路设置于像素单元在显示面板的基板的投影区域内，使得对于单个像素而言，其直接下方的电路只有存储单元的大小，不会因为额外的控制单元占用像素尺寸，能够缩小像素单元在像素区域的电路的体积，从而能够将像素单元的面积设计得更小，进而能够缩小显示面板尺寸，提高单个晶圆的显示面板产量，或者在同样的尺寸下制造更高分辨率的显示面板。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请硅基液晶面板一实施例的结构示意图；
图2是图1实施例硅基液晶面板沿A-A’的截面结构示意图；
图3是本申请显示控制电路一实施例的结构示意图；
图4A是本申请显示控制电路另一实施例的结构示意图；
图4B是本申请显示控制电路的图4A实施例之变形实施例的结构示意图；
图5是本申请显示控制电路又一实施例的结构示意图；
图6是本申请显示控制电路中像素存储阵列电路的电路结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本申请保护的范围。
本申请中的术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
本申请首先提出一种包括多个像素单元的LCoS面板，如图1和图2所示，图1是本申请LCoS面板一实施例的结构示意图；图2是图1实施例LCoS面板沿A-A’的截面结构示意图。本实施例LCoS面板10包括：依次叠层设置的CMOS基板110、液晶层120、导电玻璃膜层130及盖板140，其中，CMOS基板110集成有显示控制电路150。
其中，导电玻璃膜层130可以是铟锡氧化物(Indium Tin Oxides，ITO)层等。
在一应用场景中，LCoS面板10是在硅晶圆上面，通过沉积、刻蚀一层层的电介质层与金属层来形成显示控制电路150，铝电极在最上面的金属层，铝电极可以作为反射镜，形成CMOS有源点阵基板，即CMOS基板110；接着将CMOS基板110与含有导电玻璃膜层130的盖板140(可以为玻璃)贴合；然后抽进液晶，在CMOS基板110于导电玻璃膜层130之间形成液晶层120，以实现LCoS面板10。在其它实施例中，还可以先滴注液晶，然后再压合盖板。
进一步地，LCoS面板10还包括：胶框160，设置在导电玻璃膜层130于CMOS基板110之间，且位于液晶层120的外围区域。胶框160用于封装支撑及区域分隔。
LCoS面板10划分为像素区域B、位于像素区域B外围的围坝区域C及位于围坝区域外围的区域(图未标)，像素区域B设有多个像素单元(图未标)；液晶层120与像素区域B对应设置，胶框160与围坝区域C对应设置。
本实施例的显示控制电路150包括：驱动电路151及像素存储阵列电路152；其中，像素存储阵列电路152包括与多个像素单元一一对应的多个像素存储单元，像素存储阵列电路152在CMOS基板110上的投影位于该多个像素单元在CMOS基板110上的投影内；驱动电路151(至少包括行驱动电路和列驱动电路)与像素存储阵列电路152连接，其在CMOS基板110上的投影位于像素单元在基板上的投影外，驱动电路151用于提供调制信号及像素数据；其中，像素存储阵列电路152利用调制信号对像素数据进行调制，以为像素单元提供像素显示电压。
具体地，LCoS面板10的所有像素单元所在区域为像素区域B，驱动电路151在CMOS基板110上的投影在像素区域B在CMOS基板110上的投影外，具体可以位于围坝区域C在CMOS基板110上的投影内及/或更靠外的区域，且至少位于像素区域B在CMOS基板110上的投影的两侧。
LCoS面板10是以单晶硅基板上的CMOS点阵代替传统的TFT点阵；具体地，在单晶硅片上集成驱动电路151(包括CMOS)和像素存储阵列电路152(包括CMOS)，通过开孔把漏电极和像素电极连接，像素电极用铝做成反射电极；为防止强光照射沟道，还可以在CMOS基板110上加一层金属挡光层(图未示)；还可以在液晶层120的上下两侧设置取向膜。
本实施例的存储器像素存储阵列电路152为静态随机存取(Static Random-Access Memory，SRAM)，在其它实施例中，还可以是动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)。
关于显示控制电路150的具体结构及工作原理在下文进行详细介绍。
区别于现有技术，本实施例的像素单元的驱动电路151在CMOS基板110上的投影位于像素单元在CMOS基板110上的投影外，即将像素单元的驱动电路151设置在像素单元外，能够缩小像素单元在像素区域B的电路的体积，从而能够将像素单元的面积设计得更小，进而能够缩小LCoS面板10的尺寸，提高单个晶圆的面板产量，或者在相同的尺寸下制造更高分辨率的面板；同时，因围坝区域C(胶框160区域)是围绕像素单元所在的像素区域B设置，因此将驱动电路151分散在像素区域B的至少两侧，能够充分利用围坝区域C，能够进一步缩小LCoS面板10的尺寸，提高单个晶圆的面板产量。
本申请进一步提出一种显示控制电路，可用于上述LCoS面板10。如图3所示，图3是本申请显示控制电路一实施例的结构示意图。本实施例的显示控制电路150包括：驱动电路(图未标)及像素存储阵列电路152；其中，像素存储阵列电路152包括与多个像素单元一一对应的多个像素存储单元，像素存储阵列电路152在CMOS基板110上的投影位于像素单元在CMOS基板110上的投影内；驱动电路151与像素存储阵列电路152连接，其在CMOS基板110上的投影位于像素单元在基板上的投影外，驱动电路151用于提供调制信号及像素数据；其中，像素存储阵列电路152利用调制信号对像素数据进行调制，以为像素单元提供像素显示电压。
具体地，LCoS面板10的所有像素单元所在区域为图1和图2中的像素区域B，驱动电路在CMOS基板110上的投影在像素区域B在CMOS基板110上的投影外，具体可位于围坝区域C在CMOS基板110上的投影外。
本实施例的像素区域B设置有像素阵列(图未示)，像素阵列中包含多个像素单元(图未示)；本实施例的像素存储阵列电路152为多个SRAM存储器单元(图未示)组成的阵列，每个像素单元对应一个SRAM存储器单元，通过驱动电路向SRAM存储器单元写入按时间变化周期调制信号来对像素数据进行调制，以产生像素单元的像素显示电压。
区别于现有技术，本实施例的像素单元的驱动电路151在CMOS基板110上的投影位于像素区域B之外，具体可以位于围坝区域C在CMOS基板110上的投影内，即将像素单元的驱动电路151设置在围坝区域C，能够缩小像素单元在像素区域B的电路的体积，从而能够将像素单元的面积设计得更小，进而能够缩小LCoS面板10的尺寸，提高单个晶圆的面板产量。
可选地，驱动电路在CMOS基板110上的投影至少位于像素区域B在CMOS基板110上的投影的两侧；因围坝区域C(胶框160区域)是围绕像素区域B设置的，因此将驱动电路151分散在像素区域B的至少两侧，能够充分利用围坝区域C，能够进一步缩小LCoS面板10的尺寸，提高单个晶圆的面板产量。
可选地，像素单元的像素区域划分为显示像素区域及设置在显示像素区域周围的对准像素区域，像素存储阵列电路为显示像素区域的像素提供像素显示电压，并进一步为对准像素区域的像素提供预设像素电压。
对准像素区域的像素单元不用作显示，其用作显示像素区域的像素单元的设计余量，能够避免LCoS面板10封装时，因为误差而导致的显示像素区域的像素单元被遮挡，因此，可能存在部分对准像素区域位于围坝区域C内。
因对准像素区域的像素单元有部分被液晶覆盖，因此需要考虑入射到准像素区域的像素单元的光的问题；为此，可以将相当于0的亮度信息发送给到准像素区域的像素单元，即相当于控制准像素区域的像素单元显示黑色；且不需要给准像素区域的像素单元提供图像数据，只需要根据ITO层的电压转换，给对准像素区域的像素单元相应的高低电平(即上述的预设像素电压)即可。
可选地，本实施例的驱动电路包括列驱动电路101，列驱动电路101包括：外围电路102、列译码器103、缓冲器(buffer)104及列驱动器105；其中，外围电路102至少用于提供像素数据；列译码器103用于接入列寻址信号；缓冲器104分别与列译码器103及外围电路102连接，用于缓存像素数据及列寻址信号；列驱动器105，与缓冲器104和像素存储阵列电路152连接，从缓冲器104中获取像素数据；像素存储阵列电路152从列驱动器105中获取像素数据及列寻址信号。
本实施例的外围电路102至少包括外设逻辑电路(图未示)、时序控制电路(图未示)、指令解码器(图未示)、数据控制电路(图未示)及模式控制电路(图未示)等，除上述提供像素数据的功能外，还可用于提供是时序控制、数据控制、模式控制等逻辑信号；外围电路102将视频数据当前帧的像素数据及外设逻辑电路、时序控制电路、指令解码器、数据控制电路及模式控制电路等的一些控制信息缓存在缓冲器104中；列译码器103将接入的列寻址信号缓存在缓冲器104中，以使得像素存储阵列电路152根据列寻址信号对像素数据进行读写。
列寻址信号为二进制数据“1、0”，在某一列或者多列SRAM存储器的列寻址信号为“1”时，这些SRAM存储器可以对像素数据进行读写；在某一列或者多列SRAM存储器的列寻址信号为“0”时，这些SRAM存储器禁止对像素数据进行读写。
本实施例通过列寻址信号可以控制时间周期(帧周期)内SRAM存储器的读、写时间，以得到每个像素单元的像素显示电压值，即像素单元的灰度等级。
可选地，本实施例中，缓冲器104工作在相对低压段(如1.5～1.8V)，而像素存储阵列电路152工作在相对高压段(如5V左右)，相对高压段高于相对低压段。在该技术方案下，列驱动器105进一步包括：低压列驱动器105-1、高压列驱动器105-2和升压电路105-3。其中，低压列驱动器105-1用于对来自缓冲器104的低压像素数据(即处于相对低压段的像素数据)进行驱动；升压电路105-3分别与低压列驱动器105-1和高压列驱动器105-2连接，用于将来自低压列驱动器105-1的低压像素数据升压转换为高压像素数据，以提供给高压列驱动器105-2；高压列驱动器105-2用于对高压像素数据进行驱动，并输出至像素存储阵列电路152。
升压电路105-3的存在，一方面，可以降低外围电路102提供的像素数据的工作电压，能够提高像素数据的传输速率，因为低电压的传输速率更快；另一方面，能够避免传统的未经电压转换的低工作电压的晶体管靠近像素单元的像素存储阵列电路的高工作电压晶体管设置，而导致短路的问题。同时，升压电路105-3设置在像素区域之外，也是本发明减小像素占用面积的发明构思的一部分。
本实施例通过外围电路102、列译码器103、缓冲器104及列驱动器105能够实现像素存储阵列电路152的像素数据及调制信号的写入。
可选地，本实施例的列驱动电路101进一步包括：ITO电压电路107，ITO电压电路107分别与缓冲器104及像素存储阵列电路152(可以通过列驱动器105)连接，用于提供ITO电压作为显示像素数据逻辑转换和对准像素数据转换，使像素数据极性转换。ITO电压与像素数据为像素单元提供适当的偏置并保持DC平衡。
可选地，本实施例的列驱动电路101进一步包括：读出放大器(senseamplifier)108及移位器(datashifter)109。其中，读出放大器108与列驱动器105连接，用于对像素数据进行放大处理；移位器109分别与读出放大器108和缓冲器104(可以通过列驱动器105)连接，用于将放大处理后的像素数据移位输出至像素存储阵列电路152。
在一些显示场景中，需要对显示进行监测，因此需要读出像素单元的像素数据，并依据像素数据对像素单元进行监测。外围电路102从缓冲器104获取读出的像素数据，并将像素数据传输给LCoS面板10的控制器(图未示)，以实现对LCoS面板10的显示监测。
本实施例通过读出放大器108、移位器109、外围电路102等能够实现像素存储阵列电路152的像素数据的读出及监测。
可选地，本实施例的驱动电路进一步包括行驱动电路111，行驱动电路111包括：行译码器121及行驱动器131；其中，行译码器121用于接入行寻址信号；行驱动器131分别与行译码器121及像素存储阵列电路152连接，用于根据行寻址信号控制像素存储阵列电路152对像素数据进行读写。
本实施例的像素存储阵列电路152为多个晶体管组成的SRAM，每个像素单元对应一个SRAM；通过行寻址信号周期性选通一行SRAM，即驱动某一行像素单元，并通过列驱动电路101将调制信号及像素数据发送给每列中已选通的SRAM，以为驱动对应的像素单元工作。
可选地，由上述分析可知，像素区域B仅设置SRAM阵列，像素单元的其它驱动电路设置在围坝区域C，一个像素单元对应一个SRAM，如图6所示，SRAM存储器61包括6个晶体管M1-M6，SRAM存储器61位于像素电极62的底部，其它驱动电路位于胶框底部；其中，晶体管M1的控制端与行驱动电路111连接，漏极与列驱动电路连接；晶体管M2的控制端与晶体管M3的控制端连接，源极接电压，漏极分别与晶体管M1的源极和晶体管M3的漏极连接；晶体管M3的源极接地；晶体管M4的控制端与晶体管M5的控制端连接，源极接电压，晶体管M4的、晶体管M6的漏极及晶体管M5的漏极与像素电极62连接；晶体管M5的源极接地；晶体管M6的控制端与行驱动电路111连接，源极列驱动电路连接。
进一步地，本实施例的驱动电路进一步包括输入输出垫(pad)153，外围电路102通过输入输出垫153与控制器或者其它电路连接。
本实施例的行驱动电路111与列驱动电路101在CMOS基板110上的投影分别位于像素区域B在CMOS基板110上的投影的外围。
可选地，本实施例的显示控制电路150仅设置一个行驱动电路111与一个列驱动电路101。
在另一实施例中，如图4A所示，图4A是本申请显示控制电路又一实施例的结构示意图。本实施例显示控制电路40与上述显示控制电路150的区别在于：多个像素单元组成至少两个子像素阵列(P1和P2)，显示控制电路40包括至少两个行驱动电路111，包括至少两个行驱动器131，行驱动器131与子像素阵列一一对应设置，且子像素阵列对应的所有像素存储单元均和与该子像素阵列对应的行驱动器131通过导线(图未标)连接，且每个行驱动器131的导线与其它行驱动器的导线相互电隔离。
具体地，在本实施例中，两个行驱动器131分别位于像素阵列(即全部像素单元组成的)的相对的左右两侧，对于像素阵列的同一行的字线(wordline)，两个行驱动器131分别连接不同的一段。如图所示，对于同一行，左侧的行驱动器131连接左边一半字线，右侧的行驱动器131连接右边一半字线，两半字线彼此不连接。这使得在行驱动信号的影响下，可以同时在像素阵列一行的两个位置同时开始数据读写。举例说明，假若一行有1920个像素，那么左侧的行驱动器从第1个像素开始读写，右侧的行驱动器从第961个像素开始读写，而且两个位置的读写可以是同时进行。
本实施例通过至少两个行驱动器131分别控制至少两个子像素阵列P1和P2(对应的像素存储阵列电路152)，能够使得至少两个子像素阵列(对应像素存储阵列电路152)被独立的、同步的控制，因此能够实现至少两行像素存储阵列电路152同步进行像素数据的读写，进而能够将整个显示控制电路40的像素数据的读写速度增倍(至少两倍)。
可以理解，对于同一行，数据也可以按照其他顺序进行读写，本发明不对该技术进行限定。例如，右侧的行驱动器可以从第1920个像素倒序读写。
可选地，本实施例的显示控制电路40包括两个列驱动电路101，列驱动电路101包括列驱动器105。如图所示，每一个列驱动器105都同时连接子像素阵列P1和P2，而非单独连接其中的一个。其中，位于像素阵列上方的列驱动器105连接像素阵列的奇数列，位于像素阵列下方的列驱动器105连接像素阵列的偶数列，通过这种方式，可以避免位线(bitline)在像素阵列的一侧过于密集，有利于电路布图。可以理解，在其他实施例中，也可以仅设置一个或更多的列驱动电路，具体不做限定。
本实施例的列驱动器105、行驱动电路131及子像素阵列一一对应设置，且两个列驱动器105分布在像素区域的相对上下两侧，两个行驱动器131分布在像素区域的相对左右两侧，能够充分利用围坝区域，增加显示面积。
请参见图4B，为图4A所示实施例的变形实施例的结构示意图。多个像素单元组成至少两个子像素阵列(P1和P2)，本实施的显示控制电路40’包括两个列驱动电路101，列驱动电路101的列驱动器105与子像素阵列P1和P2一一对应设置，且子像素阵列对应的所有像素存储单元均与该子像素阵列对应的列驱动器105通过导线(图未标)连接，且每个列驱动器105的导线与其它列驱动器的导线相互电隔离。
具体地，在图4B本变形实施例中，两个列驱动器105分别位于像素阵列(即全部像素单元组成的)的相对的上下两侧，对于像素阵列的同一列的位线(bitline)，两个列驱动器105分别连接不同的一段。如图所示，对于同一列，上侧的列驱动器105连接上半位线，下侧的列驱动器105连接下半位线，两半位线彼此不连接。这使得在列驱动信号的影响下，可以同时在像素阵列一列的两个位置同时开始数据读写。举例说明，假若一列有1080个像素，那么上侧的列驱动器105从第1个像素开始读写，下侧的列驱动器105从第541个像素开始读写(或者从第1080个像素倒序读写，此次不做限定)，而且两个位置的读写可以是同时进行。
图4B变形实施例中，显示控制电路40’包括2个行驱动电路111，行驱动电路111包含行驱动器131，随着两个列控制器105对各行的开关，这2个行驱动器131分别对应两个字像素区域P1和P2进行整行的读写(而非如图4A的半行读写)。可以理解，本变形实施例中，对于像素阵列的划分，主要取决于列驱动器105对位线的划分，本变形实施例的2个行驱动电路111也可以替换为一个大的行驱动电路。
在图4A和图4B之外的其它实施例中，还可以设置多个列驱动电路及多个行驱动电路，具体不做限定。
需要注意的是，本申请对每个子像素阵列采用独立(导线电隔离)的列驱动电路和/或行驱动电路进行驱动，能够避免漏电、费电等问题。尤其地，在本发明中，将像素存储阵列电路的同一行的字线分割为彼此不连接的部分及/或将像素存储阵列电路的同一列的位线分割为彼此不连接的部分，能够显著地避免电流在字线或位线上的漏电、损耗等问题。
本申请进一步提出又一实施例的显示控制电路，如图5所示，图5是本申请显示控制电路一实施例的结构示意图。本实施例的显示控制电路50与上述显示控制电路150的区别在于：多个像素单元组成M*N个子像素阵列，即将像素阵列分割为M*N份，驱动电路包括M*N个列驱动电路101和M*N个行驱动电路111，驱动电路包括M*N个列驱动器105和M*N个行驱动器131，列驱动器105与子像素阵列一一对应设置，行驱动器131与子像素阵列一一对应设置；子像素阵列对应的所有像素存储单元均和与其对应的列驱动器105通过导线连接，且每个列驱动器105的导线与其它列驱动器的导线相互电隔离，子像素阵列对应的所有像素存储单元均和与其对应的行驱动器131通过导线连接，且每个行驱动器131的导线与其它行驱动器的导线相互电隔离。具体地，可通过将位线及/或字线分割为彼此不连接的部分来实现。
其中，M为大于1的自然数，N为大于1的自然数。具体地，本实施例的M为2，N为2；在其它实施例中，可以根据实际需要设置M和N。
如图5所示的实施例中，像素阵列分割为2*2份，包括子像素阵列P1、P2、P3和P4，即M＝2，N＝2。
本申请实施例将调制信号写入整个子像素阵列可以采用多行、四分之一阵列、半阵列或整个阵列的方式实现。
在图5的示意图中，4个列驱动电路101分别包括了4份外围电路、4份缓冲器、4份列译码器等。可以理解，这是按照与模块相对应的概念进行的划分。实际上，这些分割单元也可以是一个完整功能模块的组成部分，例如，4份外围电路实际是属于一块完整的外围电路。
本申请的上述显示控制电路不仅可以用于LCoS面板，还可以用于LCD、DMD等其它显示面板，还可以作为Micro-LED或Mini-LED显示面板的显示控制电路，具体不做限定。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (13)

1.一种显示控制电路，其特征在于，用于显示面板，所述显示面板包括多个像素单元，所述显示控制电路包括：
像素存储阵列电路，包括与所述多个像素单元一一对应的多个像素存储单元，所述像素存储阵列电路在所述显示面板的基板上的投影位于所述显示面板的所述多个像素单元在所述基板上的投影内；
驱动电路，至少包括行驱动电路和列驱动电路，所述驱动电路与所述像素存储阵列电路连接，其在所述显示面板的基板上的投影位于所述像素单元在所述基板上的投影外，所述驱动电路用于提供调制信号及像素数据；
其中，所述像素存储阵列电路利用所述调制信号对所述像素数据进行调制，以为所述像素单元提供像素显示电压。
2.根据权利要求1所述的显示控制电路，其特征在于，所述多个像素单元划分为显示像素区域及设置在所述显示像素区域周围的对准像素区域，所述像素存储阵列电路为所述显示像素区域的像素单元提供所述像素显示电压，并进一步为所述对准像素区域的像素单元提供预设像素电压。
3.根据权利要求1所述的显示控制电路，其特征在于，所述列驱动电路包括：
外围电路，至少用于提供所述像素数据；
列译码器，用于接入列寻址信号；
缓冲器，分别与所述列译码器及所述外围电路连接，用于缓存所述像素数据及所述列寻址信号；
列驱动器，与所述缓冲器和所述像素存储阵列电路连接，用于从所述缓冲器中获取所述像素数据。
4.根据权利要求3所述的显示控制电路，其特征在于，所述列驱动器包括：
低压列驱动器，用于对来自所述缓冲器的低压像素数据进行驱动；
高压列驱动器，用于对高压像素数据进行驱动，并输出至所述像素存储阵列电路；
升压电路，分别与所述低压列驱动器和所述高压列驱动器连接，用于将所述低压像素数据升压转换为所述高压像素数据，以提供给所述高压列驱动器。
5.根据权利要求4所述的显示控制电路，其特征在于，所述列驱动电路进一步包括：
读出放大器，与所述列驱动器连接，用于对所述像素数据进行放大处理；
移位器，与所述读出放大器和所述缓冲器连接，用于将放大处理后的像素数据移位输出至所述像素存储阵列电路；
ITO电压电路，分别与所述缓冲器及所述像素存储阵列电路连接，用于提供ITO电压，使所述像素数据极性转换。
6.根据权利要求3所述的显示控制电路，其特征在于，所述多个像素单元组成至少两个子像素阵列，所述显示控制电路包括至少两个所述列驱动器，所述列驱动器与所述子像素阵列一一对应设置，且所述子像素阵列对应的所有所述像素存储单元均和与该子像素阵列对应的所述列驱动器通过导线连接，且每个所述列驱动器的所述导线与其它所述列驱动器的所述导线相互电隔离。
7.根据权利要求3所述的显示控制电路，其特征在于，所述行驱动电路包括：
行译码器，用于接入行寻址信号；
行驱动器，分别与所述行译码器及所述像素存储阵列电路连接，用于根据所述行寻址信号控制所述像素存储阵列电路对所述像素数据进行读写。
8.根据权利要求7所述的显示控制电路，其特征在于，所述多个像素单元组成至少两个子像素阵列，所述显示控制电路包括至少两个所述行驱动器，所述行驱动器与所述子像素阵列一一对应设置，且所述子像素阵列对应的所有所述像素存储单元均和与该子像素阵列对应的所述行驱动器通过导线连接，且每个所述行驱动器的所述导线与其它所述行驱动器的所述导线相互电隔离。
9.根据权利要求7所述的显示控制电路，其特征在于，所述多个像素单元组成M*N个子像素阵列，所述驱动电路包括M*N个列驱动器和M*N个行驱动器，所述列驱动器与所述子像素阵列一一对应设置，所述行驱动器与所述子像素阵列一一对应设置；所述子像素阵列对应的所有所述像素存储单元均和与其对应的所述列驱动器通过导线连接，且每个所述列驱动器的所述导线与其它所述列驱动器的所述导线相互电隔离，所述子像素阵列对应的所有所述像素存储单元均和与其对应的所述行驱动器通过导线连接，且每个所述行驱动器的所述导线与其它所述行驱动器的所述导线相互电隔离；
其中，M为大于1的自然数，N为大于1的自然数。
10.根据权利要求9所述的显示控制电路，其特征在于，所述驱动电路同时对M*N个子像素阵列对应的所述像素存储单元进行读写。
11.根据权利要求9所述的显示控制电路，其特征在于，所述像素存储阵列电路的同一行的字线分割为彼此不连接的部分，及/或所述像素存储阵列电路的同一列的位线分割为彼此不连接的部分。
12.根据权利要求1-11任一项所述的显示控制电路，其特征在于，所述行驱动电路与所述列驱动电路在所述基板上的投影分别位于所述像素单元在所述基板上的投影的外围。
13.一种硅基液晶面板，其特征在于，包括依次叠层设置的CMOS基板、液晶层、ITO层及盖板，其中所述CMOS基板集成有权利要求1至12任一项所述的显示控制电路。
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