KR20190135080A - 반도체 기판 및 이를 포함하는 디스플레이 패널 - Google Patents

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KR20190135080A
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Abstract

디스플레이 패널용 반도체 기판은, 기판 상에 서로 이격되어 배열되는 적어도 한 쌍의 제1 전극들, 상기 제1 전극들 사이에 개재되고 상기 제1 전극들의 각각의 측면을 둘러싸는 매립 패턴, 상기 제1 전극들의 각각과 상기 매립 패턴 사이에 개재되는 절연 패턴, 및 상기 기판 상에 배치되고 상기 제1 전극들에 각각 연결되는 트랜지스터들을 포함한다. 상기 매립 패턴은 도전 물질을 포함한다.

Description

반도체 기판 및 이를 포함하는 디스플레이 패널{Semiconductor substrate and Display panel including the same}
본 발명은 디스플레이 패널에 이용되는 반도체 기판 및 이를 포함하는 디스플레이 패널에 대한 것이다.
반도체 기술의 급격한 발전으로 컴퓨터 등의 각종 전자 제품의 크기가 소형화되고 있고, 이에 따라, 디스플레이 장치의 크기의 소형화가 요구되고 있다. 마이크로 디스플레이는 일반적으로 대각 2인치 이하의 화면 크기를 가진 소형 디스플레이를 의미하며, 화면 크기가 아주 작아서 광학계를 통한 화면 확대가 필요한 디스플레이로 정의된다.
반사형 마이크로 디스플레이의 한 종류인 엘코스(LCOS : Liquid Crystal on Silicon, 이하 'LCOS'라 함) 디스플레이는 통상의 액정 디스플레이와 달리 반도체 기판 상에 액정 셀을 형성한 것으로서, 상기 반도체 기판은 각 화소의 제어를 위한 CMOS 회로를 포함한다. 이 경우, 각 화소의 구성요소와 스위칭 회로가 상기 반도체 기판 상에 고집적으로 배치될 수 있고, 이에 따라, LCOS 디스플레이는 대략 1인치 정도의 소형크기로 엑스지에이(XGA)급 이상의 고해상도를 구현할 수 있는 장점이 있다. 자체발광형 마이크로 디스플레이의 한 종류인 OLEDoS(Orgarnic Light Emitting Diode on Silicon) 디스플레이 또한 반도체 기판 상에 애노드 전극, 유기발광층, 및 캐소드 전극을 형성한 것으로, 상기 반도체 기판은 각 화소의 제어를 위한 CMOS 회로를 포함한다.
본 발명이 이루고자 하는 일 기술적 과제는 표면 평탄도가 개선된, 디스플레이 패널용 반도체 기판을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 결함이 최소화된 디스플레이 패널을 제공하는데 있다.
본 발명에 따른 디스플레이 패널용 반도체 기판은, 기판 상에 서로 이격되어 배열되는 적어도 한 쌍의 제1 전극들; 상기 제1 전극들 사이에 개재되고, 상기 제1 전극들의 각각의 측면을 둘러싸는 매립 패턴; 상기 제1 전극들의 각각과 상기 매립 패턴 사이에 개재되는 절연 패턴; 및 상기 기판 상에 배치되고, 상기 제1 전극들에 각각 연결되는 트랜지스터들을 포함할 수 있다. 상기 매립 패턴은 도전 물질을 포함할 수 있다.
본 발명에 따른 디스플레이 패널용 반도체 기판은, 기판 상에 제1 방향 및 제2 방향으로 서로 이격되어 배열되는 복수의 제1 전극들, 상기 제1 방향 및 상기 제2 방향은 상기 기판의 상면에 평행하고 서로 교차하는 것; 상기 복수의 제1 전극들 사이의 갭 영역의 일부를 채우고, 상기 복수의 제1 전극들의 각각의 측면을 둘러싸는 매립 패턴; 및 상기 갭 영역의 잔부를 채우고, 상기 복수의 제1 전극들의 각각의 상기 측면과 상기 매립 패턴 사이에 개재되는 절연 패턴을 포함할 수 있다. 상기 매립 패턴은 도전 물질을 포함할 수 있다.
본 발명에 따른 디스플레이 패널은 기판 상에 서로 이격되어 배열되는 적어도 한 쌍의 제1 전극들; 상기 제1 전극들 사이에 개재되는 매립 패턴; 상기 제1 전극들의 각각과 상기 매립 패턴 사이의 절연 패턴; 상기 제1 전극들, 상기 매립 패턴, 및 상기 절연 패턴을 덮는 제2 전극; 및 상기 제1 전극들, 상기 매립 패턴, 및 상기 절연 패턴의 각각과 상기 제2 전극 사이에 배치되는 액정층을 포함할 수 있다. 상기 매립 패턴은 도전 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 디스플레이 패널용 반도체 기판의 제1 전극들 사이의 갭 영역이 매립 패턴 및 절연 패턴에 의해 용이하게 채워질 수 있다. 이에 따라, 상기 반도체 기판의 표면 평탄도가 개선될 수 있다. 더하여, 상기 반도체 기판의 표면 평탄도가 개선됨에 따라, 상기 반도체 기판 상에 형성되는 상부 구조체의 결함이 최소화될 수 있다. 따라서, 상기 반도체 기판을 포함하는 디스플레이 패널의 결함이 최소화될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 패널용 반도체 기판의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 3은 도 2의 A부분의 확대도이다.
도 4 내지 도 11은 본 발명의 실시예들에 따른 디스플레이 패널용 반도체 기판의 제조방법을 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 12는 도 11의 B부분의 확대도이다.
도 13은 본 발명의 실시예들에 따른 반도체 기판을 포함하는 디스플레이 패널의 평면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 기판을 포함하는 디스플레이 패널의 일 예를 나타내는 도면으로, 도 13의 Ⅰ-Ⅰ' 에 따른 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 기판을 포함하는 디스플레이 패널의 다른 예를 나타내는 도면으로, 도 13의 Ⅰ-Ⅰ' 에 대응하는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 패널용 반도체 기판의 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이고, 도 3은 도 2의 A부분의 확대도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 트랜지스터들(50)이 제공될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 SOI(Silicon On Insulator) 기판일 수 있다. 상기 기판(100)은 일 예로, 단결정 실리콘 기판일 수 있다. 상기 트랜지스터들(50)은 모스 전계 효과 트랜지스터들(MOSFET)일 수 있다. 일 예로, 상기 트랜지스터들(50)의 각각은 상기 기판(100) 상의 게이트 전극(10), 상기 게이트 전극(10)과 상기 기판(100) 사이의 게이트 유전 패턴(20), 및 상기 게이트 전극(10)의 양 측의 소스/드레인 영역들(30, 40)을 포함할 수 있다. 상기 소스/드레인 영역들(30, 40)은 상기 게이트 전극(10)의 양 측의 상기 기판(100) 내에 형성된 불순물 주입 영역들일 수 있다. 상기 게이트 전극(10)은 일 예로, 도핑된 반도체 물질, 도전성 금속 질화물(일 예로, 티타늄 질화물 탄탈륨 질화물 등), 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있고, 상기 게이트 유전 패턴(20)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 소스/드레인 영역들(30, 40)은 상기 기판(100)과 다른 도전형을 가질 수 있다. 상기 소스/드레인 영역들(30, 40)은 N형 불순물(일 예로, 인(P) 또는 비소(As)) 또는 P형 불순물(일 예로, 보론(B))을 포함할 수 있다.
하부 층간 절연막(110)이 상기 기판(100) 상에 제공되어 상기 트랜지스터들(50)을 덮을 수 있다. 상기 하부 층간 절연막(110)은 산화막, 질화막, 및 산질화막을 포함할 수 있다. 하부 도전 콘택들(120)이 상기 하부 층간 절연막(110) 내에 제공될 수 있고, 상기 트랜지스터들(50)의 상기 소스/드레인 영역들(30, 40)에 각각 연결될 수 있다. 상기 하부 도전 콘택들(120)은 도전 물질을 포함할 수 있다.
배선 패턴들(130)이 상기 하부 층간 절연막(110) 상에 제공될 수 있다. 상기 하부 도전 콘택들(120)의 각각은 상기 배선 패턴들(130) 중 대응하는 배선 패턴(130)에 연결될 수 있다. 상기 트랜지스터들(50)의 각각의 상기 소스/드레인 영역들(30, 40) 중 하나(일 예로, 소스 영역(30))는 이에 연결된 하부 도전 콘택(120)을 통해 상기 배선 패턴들(130) 중 대응하는 배선 패턴(130)에 연결될 수 있다. 상기 트랜지스터들(50)의 각각의 상기 소스/드레인 영역들(30, 40) 중 다른 하나(일 예로, 드레인 영역(40))는 이에 연결된 하부 도전 콘택(120)을 통해 상기 배선 패턴들(130) 중 대응하는 배선 패턴(130)에 연결될 수 있다. 상기 배선 패턴들(130)은 일 예로, 금속을 포함할 수 있다. 도시되지 않았지만, 상기 하부 층간 절연막(110)과 상기 배선 패턴들(130) 사이에 추가적인 배선 패턴들이 제공될 수 있다. 이 경우, 상기 하부 도전 콘택들(120)의 각각은 상기 추가적인 배선 패턴들 중 대응하는 추가적인 배선 패턴(들)을 통해 상기 대응하는 배선 패턴(130)에 전기적으로 연결될 수 있다. 상기 추가적인 배선 패턴들은 일 예로, 금속을 포함할 수 있다.
상부 층간 절연막(140)이 상기 하부 층간 절연막(110) 상에 제공되어 상기 배선 패턴들(130)을 덮을 수 있다. 상기 상부 층간 절연막(140)은 산화막, 질화막, 및 산질화막을 포함할 수 있다.
제1 전극들(160)이 상기 상부 층간 절연막(140) 상에 제공될 수 있다. 상기 제1 전극들(160)은 상기 상부 층간 절연막(140) 상에 수평적으로 서로 이격되도록 배열될 수 있다. 일 예로, 상기 제1 전극들(160)은 상기 기판(100)의 상면(100U)에 평행하고 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 상기 제1 전극들(160)의 각각은 상기 제1 방향(D1)에 따른 제1 폭(W1), 및 상기 제2 방향(D2)에 따른 제2 폭(W2)을 가질 수 있다. 상기 제1 전극들(160) 중, 상기 제1 방향(D1)으로 서로 바로 인접하는 한 쌍의 제1 전극들(160) 사이의 제1 거리(d1)는 상기 제1 폭(W1)보다 작을 수 있다. 상기 제1 전극들(160) 중, 상기 제2 방향(D2)으로 서로 바로 인접하는 한 쌍의 제1 전극들(160) 사이의 제2 거리(d2)는 상기 제2 폭(W2)보다 작을 수 있다. 상기 제1 전극들(160)은 금속(일 예로, 알루미늄(Al) 및/또는 티타늄(Ti))을 포함할 수 있다.
상기 제1 전극들(160)의 각각은 상부 도전 콘택(150)을 통해 상기 배선 패턴들(130) 중 대응하는 배선 패턴(130)에 연결될 수 있다. 상기 상부 도전 콘택(150)은 상기 상부 층간 절연막(140) 내에 제공될 수 있고, 상기 상부 층간 절연막(140)을 관통하여 상기 대응하는 배선 패턴(130)에 연결될 수 있다. 상기 상부 도전 콘택(150)은 도전 물질을 포함할 수 있다. 상기 제1 전극들(160)의 각각은 이에 연결된, 상기 상부 도전 콘택(150), 상기 배선 패턴(130), 및 상기 하부 도전 콘택(120)을 통해 상기 트랜지스터들(50)의 각각의 일 단자에 연결될 수 있다. 즉, 상기 제1 전극들(160)의 각각은 상기 트랜지스터들(50)의 각각의 상기 소스/드레인 영역들(30, 40) 중 하나(일 예로, 상기 드레인 영역(40))에 연결될 수 있다. 상기 트랜지스터들(50)의 각각은 상기 제1 전극들(160)의 각각에 전압을 인가하도록 구성될 수 있다.
매립 패턴(180)이 상기 상부 층간 절연막(140) 상에 제공되어 상기 제1 전극들(160) 사이에 개재될 수 있다. 상기 매립 패턴(180)은 상기 제1 전극들(160) 사이의 갭 영역(160g)의 일부를 채울 수 있다. 평면적 관점에서, 상기 매립 패턴(180)은 상기 제1 전극들(160) 사이에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 연장되는 그물 형태를 가질 수 있다. 상기 매립 패턴(180)은 상기 제1 전극들(160)의 각각의 측면(160S)을 둘러쌀 수 있고, 상기 제1 전극들(160)의 각각의 상기 측면(160S)으로부터 이격될 수 있다.
상기 매립 패턴(180)은 상기 제1 전극들(160) 중, 서로 바로 인접하는 한 쌍의 제1 전극들(160) 사이에 개재될 수 있다. 상기 매립 패턴(180)은 상기 한 쌍의 제1 전극들(160) 사이의 상기 갭 영역(160g)의 일부를 채울 수 있다. 상기 매립 패턴(180)은 상기 한 쌍의 제1 전극들(160)의 각각의 측면(160S)을 둘러쌀 수 있고, 상기 한 쌍의 제1 전극들(160)의 각각의 상기 측면(160S)으로부터 이격될 수 있다. 상기 매립 패턴(180)은 도전 물질을 포함할 수 있다. 상기 매립 패턴(180)은 금속을 포함할 수 있고, 일 예로, 티타늄(Ti), 질화 티타늄(TiN), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
절연 패턴(170)이 상기 상부 층간 절연막(140) 상에 제공될 수 있고, 상기 제1 전극들(160)의 각각과 상기 매립 패턴(180) 사이에 개재될 수 있다. 상기 절연 패턴(170)은 상기 제1 전극들(160) 사이의 상기 갭 영역(160g)의 잔부를 채울 수 있다. 상기 절연 패턴(170)은 상기 제1 전극들(160)의 각각의 상기 측면(160S)을 둘러쌀 수 있고, 상기 제1 전극들(160)의 각각의 상기 측면(160S)과 접할 수 있다. 상기 매립 패턴(180)은 상기 절연 패턴(170)을 사이에 두고 상기 제1 전극들(160)의 각각의 상기 측면(160S)으로부터 이격될 수 있다. 상기 절연 패턴(170)은 상기 매립 패턴(180)과 상기 상부 층간 절연막(140) 사이로 연장될 수 있다. 상기 매립 패턴(180)은 상기 절연 패턴(170)을 사이에 두고 상기 상부 층간 절연막(140)으로부터 이격될 수 있다.
상기 절연 패턴(170)은 상기 제1 전극들(160) 중, 서로 바로 인접하는 상기 한 쌍의 제1 전극들(160) 사이에 개재될 수 있다. 상기 절연 패턴(170)은 상기 한 쌍의 제1 전극들(160) 사이의 상기 갭 영역(160g)의 잔부를 채울 수 있다. 상기 절연 패턴(170)은 상기 한 쌍의 제1 전극들(160)의 각각과 상기 매립 패턴(180) 사이에 개재될 수 있고, 상기 매립 패턴(180)과 상기 상부 층간 절연막(140) 사이로 연장될 수 있다. 일 단면의 관점에서, 상기 절연 패턴(170)은 상기 한 쌍의 제1 전극들(160) 사이에서 U자 형태를 가질 수 있다. 상기 절연 패턴(170)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 일 예로, 상기 절연 패턴(170)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 2 및 도 3을 참조하면, 상기 매립 패턴(180)은 상기 절연 패턴(170)의 최상면(170U)으로부터 돌출될 수 있다. 즉, 상기 매립 패턴(180)의 상면(180U)은 상기 절연 패턴(170)의 상기 최상면(170U)보다 높은 높이에 위치할 수 있다. 본 명세서에서 높이는 상기 기판(100)의 상기 상면(100U)으로부터 측정된 거리를 의미한다. 상기 매립 패턴(180)의 상기 상면(180U)은 상기 제1 전극들(160)의 상면들(160U)보다 높은 높이에 위치할 수 있다. 상기 절연 패턴(170)의 상기 최상면(170U)은 상기 제1 전극들(160)의 상기 상면들(160U)과 실질적으로 동일한 높이에 있거나, 그보다 낮은 높이에 있을 수 있다. 일부 실시예들에 따르면, 상기 절연 패턴(170)의 최하면(170L)은 상기 제1 전극들(160)의 하면들(160L)보다 상기 기판(100)으로부터 낮은 높이에 있을 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 제1 전극들(160)은 최외곽 열에 배치되는 최외곽 제1 전극(160T)을 포함할 수 있다. 상기 최외곽 제1 전극(160T)은 최외곽 측면(160SO)을 포함할 수 있고, 상기 최외곽 측면(160SO)은 인접하는 제1 전극(160)의 측면(160S)과 마주하지 않을 수 있다. 상기 매립 패턴(180)은 상기 최외곽 제1 전극(160T)의 상기 최외곽 측면(160SO)을 덮을 수 있다. 일 예로, 상기 매립 패턴(180)은 상기 최외곽 제1 전극(160T)의 상기 최외곽 측면(160SO)을 스페이서 형태로 덮을 수 있다. 상기 절연 패턴(170)은 상기 최외곽 제1 전극(160T)의 상기 최외곽 측면(160SO)과 상기 매립 패턴(180) 사이게 개재될 수 있고, 상기 매립 패턴(180)과 상기 상부 층간 절연막(140) 사이로 연장될 수 있다. 일 단면의 관점에서, 상기 절연 패턴(170)은 상기 최외곽 제1 전극(160T)의 상기 최외곽 측면(160SO) 상에서 L자 형태를 가질 수 있다.
보호막(190)이 상기 상부 층간 절연막(140) 상에 제공되어 상기 제1 전극들(160), 상기 매립 패턴(180), 및 상기 절연 패턴(170)을 덮을 수 있다. 상기 보호막(190)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다. 도 3에 도시된 바와 같이, 상기 절연 패턴(170)의 상기 최상면(170U)이 상기 제1 전극들(160)의 상기 상면들(160U)보다 낮은 높이에 위치하는 경우, 상기 보호막(190)의 일부는 상기 제1 전극들(160) 사이로 연장될 수 있다.
디스플레이 패널용 반도체 기판은, 그 위에 형성될 상부 구조체의 결함을 최소화하기 위해, 평탄화된 표면을 가질 것을 요구될 수 있다. 상기 제1 전극들(160) 사이의 상기 갭 영역(160g)이 충분히 채워지지 않는 경우, 상기 반도체 기판의 표면 평탄도가 열화될 수 있다.
본 발명의 개념에 따르면, 상기 매립 패턴(180) 및 상기 절연 패턴(170)이 상기 제1 전극들(160) 사이의 상기 갭 영역(160g)을 채울 수 있다. 상기 매립 패턴(180)은 상기 절연 패턴(170)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있고, 이에 따라, 상기 절연 패턴(170)을 형성하기 위한 식각 공정 동안 상기 매립 패턴(180)의 손실(loss)이 최소화될 수 있다. 그 결과, 상기 제1 전극들(160) 사이의 상기 갭 영역(160g)이 상기 매립 패턴(180) 및 상기 절연 패턴(170)에 의해 용이하게 채워질 수 있다. 따라서, 디스플레이 패널용 반도체 기판의 표면 평탄도가 개선될 수 있다.
도 4 내지 도 11은 본 발명의 실시예들에 따른 디스플레이 패널용 반도체 기판의 제조방법을 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 12는 도 11의 B부분의 확대도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한, 본 발명의 실시예들에 따른 디스플레이 패널용 반도체 기판과 중복되는 설명은 생략된다.
도 4를 참조하면, 기판(100) 상에 트랜지스터들(50)이 형성될 수 있다. 상기 트랜지스터들(50)의 각각은 상기 기판(100) 상의 게이트 전극(10), 상기 게이트 전극(10)과 상기 기판(100) 사이의 게이트 유전 패턴(20), 및 상기 게이트 전극(10)의 양 측의 소스/드레인 영역들(30, 40)을 포함할 수 있다. 상기 트랜지스터들(50)을 형성하는 것은, 일 예로, 상기 기판(100) 상에 게이트 유전막을 형성하는 것, 상기 게이트 유전막 상에 게이트 전극막을 형성하는 것, 상기 게이트 전극막 상에 게이트 마스크 패턴을 형성하는 것, 및 상기 게이트 마스크 패턴을 식각 마스크로 이용하여 상기 게이트 전극막 및 상기 게이트 유전막을 차례로 식각하는 것을 포함할 수 있다. 상기 게이트 전극막 및 상기 게이트 유전막이 식각되어 상기 게이트 전극(10) 및 상기 게이트 유전 패턴(20)이 각각 형성될 수 있다. 상기 트랜지스터들(50)을 형성하는 것은, 상기 게이트 전극(10)의 양 측의 상기 기판(100) 내에 불순물을 주입함으로써 상기 소스/드레인 영역들(30, 40)을 형성하는 것을 더 포함할 수 있다. 이 후, 하부 층간 절연막(110)이 상기 기판(100) 상에 형성되어 상기 트랜지스터들(50)을 덮을 수 있다.
도 5를 참조하면, 하부 도전 콘택들(120)이 상기 하부 층간 절연막(110) 내에 형성될 수 있다. 상기 하부 도전 콘택들(120)을 형성하는 것은, 일 예로, 상기 하부 층간 절연막(110)을 패터닝하여 상기 트랜지스터들(50)의 상기 소스/드레인 영역들(30, 40)을 각각 노출하는 하부 콘택 홀들을 형성하는 것, 상기 하부 층간 절연막(110) 상에 상기 하부 콘택 홀들을 채우는 하부 도전막을 형성하는 것, 및 상기 하부 층간 절연막(110)이 노출될 때까지 상기 하부 도전막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 하부 도전 콘택들(120)은 상기 하부 콘택 홀들 내에 각각 형성될 수 있다. 배선 패턴들(130)이 상기 하부 층간 절연막(110) 상에 형성될 수 있다. 상기 배선 패턴들(130)을 형성하는 것은, 일 예로, 상기 하부 층간 절연막(110) 상에 상기 하부 도전 콘택들(120)을 덮는 배선 도전막을 형성하고, 상기 배선 도전막을 패터닝하는 것을 포함할 수 있다. 상기 하부 도전 콘택들(120)의 각각은 상기 배선 패턴들(130) 중 대응하는 배선 패턴(130)에 연결될 수 있다. 이 후, 상부 층간 절연막(140)이 상기 하부 층간 절연막(110) 상에 형성되어 상기 배선 패턴들(130)을 덮을 수 있다.
도 6을 참조하면, 상부 도전 콘택들(150)이 상기 상부 층간 절연막(140) 내에 형성될 수 있다. 상기 상부 도전 콘택들(150)을 형성하는 것은, 일 예로, 상기 상부 층간 절연막(140)을 패터닝하여 상기 배선 패턴들(130) 중, 대응하는 배선 패턴들(130)의 상면들을 각각 노출하는 상부 콘택 홀들을 형성하는 것, 상기 상부 층간 절연막(140) 상에 상기 상부 콘택 홀들을 채우는 상부 도전막을 형성하는 것, 및 상기 상부 층간 절연막(140)이 노출될 때까지 상기 상부 도전막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 상부 도전 콘택들(150)은 상기 상부 콘택 홀들 내에 각각 형성될 수 있다. 제1 전극막(162)이 상기 상부 층간 절연막(140) 상에 형성되어 상기 상부 도전 콘택들(150)을 덮을 수 있다. 상기 제1 전극막(162)은 금속(일 예로, 알루미늄(Al) 및/또는 티타늄(Ti))을 포함할 수 있고, 일 예로, 스퍼터링 증착 공정 등을 수행함으로써 형성될 수 있다.
도 1 및 도 7을 참조하면, 상기 제1 전극막(162)을 패터닝함으로써, 제1 전극들(160)이 상기 상부 층간 절연막(140) 상에 형성될 수 있다. 상기 제1 전극들(160)은 상기 상부 층간 절연막(140) 상에 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되도록 형성될 수 있다. 상기 제1 전극들(160)을 형성하는 것은, 일 예로, 상기 제1 전극막(162) 상에 상기 제1 전극들(160)이 형성될 영역들을 정의하는 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 이용하여 상기 제1 전극막(162)을 식각하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 전극막(162)의 식각 공정 동안, 상기 제1 전극들(160) 사이의 상기 상부 층간 절연막(140)의 상부가 리세스될 수 있다. 상기 제1 전극막(162)의 상기 식각 공정에 의해, 상기 제1 전극들(160) 사이에 갭 영역(160g)이 형성될 수 있다. 상기 갭 영역(160g)은 상기 제1 전극들(160)의 각각의 측면(160S), 및 상기 제1 전극들(160) 사이의 상기 상부 층간 절연막(140)의 상면을 노출할 수 있다.
상기 제1 전극들(160)의 각각은 상기 제1 방향(D1)에 따른 제1 폭(W1), 및 상기 제2 방향(D2)에 따른 제2 폭(W2)을 가질 수 있다. 상기 제1 전극들(160) 중, 상기 제1 방향(D1)으로 서로 바로 인접하는 한 쌍의 제1 전극들(160) 사이의 제1 거리(d1)는 상기 제1 폭(W1)보다 작을 수 있다. 상기 제1 거리(d1)는 상기 제1 방향(D1)으로 서로 바로 인접하는 상기 한 쌍의 제1 전극들(160) 사이의 상기 갭 영역(160g)의 폭에 대응할 수 있다. 상기 제1 전극들(160) 중, 상기 제2 방향(D2)으로 서로 바로 인접하는 한 쌍의 제1 전극들(160) 사이의 제2 거리(d2)는 상기 제2 폭(W2)보다 작을 수 있다. 상기 제2 거리(d2)는 상기 제2 방향(D2)으로 서로 바로 인접하는 상기 한 쌍의 제1 전극들(160) 사이의 상기 갭 영역(160g)의 폭에 대응할 수 있다.
상기 제1 전극들(160)은 최외곽 열에 배치되는 최외곽 제1 전극(160T)을 포함할 수 있다. 상기 최외곽 제1 전극(160T)은 최외곽 측면(160SO)을 포함할 수 있고, 상기 최외곽 측면(160SO)은 인접하는 제1 전극(160)의 측면(160S)과 마주하지 않을 수 있다. 상기 제1 전극막(162)의 상기 식각 공정 동안, 상기 최외곽 제1 전극(160T)의 상기 최외곽 측면(160SO)에 인접하는 상기 상부 층간 절연막(140)의 상부가 리세스될 수 있다. 상기 제1 전극들(160)이 형성된 후, 상기 마스크 패턴들은 제거될 수 있다.
도 1 및 도 8을 참조하면, 절연막(172)이 상기 상부 층간 절연막(140) 상에 형성되어 상기 제1 전극들(160)을 덮을 수 있다. 상기 절연막(172)은 상기 갭 영역(160g)을 완전히 채우지 않는 두께로 형성될 수 있다. 상기 절연막(172)은 상기 갭 영역(160g)의 일부를 채울 수 있고, 상기 제1 전극들(160)의 상기 측면들(160S) 및 상면들(160U), 및 상기 제1 전극들(160) 사이의 상기 상부 층간 절연막(140)의 상기 상면을 균일한 두께로 덮도록 형성될 수 있다. 상기 절연막(172)은 상기 최외곽 제1 전극(160T)의 상기 최외곽 측면(160SO), 및 이에 인접하는 상기 상부 층간 절연막(140)의 상면을 균일한 두께로 덮을 수 있다. 상기 절연막(172)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있고, 일 예로, 화학기상증착 공정을 수행함으로써 형성될 수 있다.
도 1 및 도 9를 참조하면, 매립막(182)이 상기 절연막(172) 상에 형성될 수 있다. 상기 매립막(182)은 상기 갭 영역(160g)의 잔부를 채우도록 형성될 수 있고, 상기 최외곽 제1 전극(160T)의 상기 최외곽 측면(160SO), 및 이에 인접하는 상기 상부 층간 절연막(140)의 상기 상면을 균일한 두께로 덮을 수 있다. 상기 매립막(182)은 상기 절연막(172)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 매립막(182)은 도전 물질을 포함할 수 있다. 상기 매립막(182)은 금속을 포함할 수 있고, 일 예로, 티타늄(Ti), 질화 티타늄(TiN), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 상기 매립막(182)은 일 예로, 화학기상증착, 원자층증착, 및/또는 스퍼터링 증착 공정 등을 수행함으로써 형성될 수 있다.
도 1 및 도 10을 참조하면, 상기 매립막(182)이 식각되어 매립 패턴(180)이 형성될 수 있다. 상기 매립 패턴(180)을 형성하는 것은, 상기 절연막(172)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 상기 매립막(182)을 이방성 식각하는 것을 포함할 수 있다. 일 예로, 상기 매립막(182)을 이방성 식각하는 것은, 상기 절연막(172)이 노출될 때까지 상기 매립막(182) 상에 에치-백(etch-back) 공정을 수행하는 것을 포함할 수 있다. 상기 매립 패턴(180)은 상기 제1 전극들(160) 사이에 개재될 수 있고, 평면적 관점에서, 상기 제1 전극들(160) 사이에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 연장되는 그물 형태를 가질 수 있다. 상기 매립 패턴(180)은 상기 제1 전극들(160)의 각각의 상기 측면(160S)을 둘러쌀 수 있고, 상기 제1 전극들(160)의 각각의 상기 측면(160S)으로부터 이격될 수 있다. 상기 매립 패턴(180)은 상기 최외곽 제1 전극(160T)의 상기 최외곽 측면(160SO)을 스페이서 형태로 덮을 수 있다.
도 1 및 도 11을 참조하면, 상기 절연막(172)이 식각되어 절연 패턴(170)이 형성될 수 있다. 상기 절연 패턴(170)을 형성하는 것은, 상기 매립 패턴(180) 및 상기 제1 전극들(160)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 상기 절연막(172)을 이방성 식각하는 것을 포함할 수 있다. 일 예로, 상기 절연막(172)을 이방성 식각하는 것은, 상기 제1 전극들(160)의 상기 상면들(160U)이 노출될 때까지 상기 절연막(172) 상에 에치-백(etch-back) 공정을 수행하는 것을 포함할 수 있다. 상기 절연막(172)의 상기 이방성 식각 공정이 상기 매립 패턴(180)에 대하여 식각 선택성을 갖는 식각 조건으로 수행됨에 따라, 상기 절연막(172)의 상기 이방성 식각 공정 동안 상기 매립 패턴(180)의 손실이 최소화될 수 있다. 상기 절연막(172)의 상기 이방성 식각 공정 동안, 상기 최외곽 제1 전극(160T)의 상기 최외곽 측면(160SO)에 인접하는, 상기 상부 층간 절연막(140)의 상기 상면이 노출될 수 있다.
상기 절연 패턴(170)은 상기 제1 전극들(160)의 각각과 상기 매립 패턴(180) 사이에 개재될 수 있고, 상기 제1 전극들(160) 사이의 상기 갭 영역(160g)의 잔부를 채울 수 있다. 상기 절연 패턴(170)은 상기 제1 전극들(160)의 각각의 상기 측면(160S)을 둘러쌀 수 있고, 상기 매립 패턴(180)은 상기 절연 패턴(170)을 사이에 두고 상기 제1 전극들(160)의 각각의 상기 측면(160S)으로부터 이격될 수 있다. 상기 절연 패턴(170)은 상기 매립 패턴(180)과 상기 상부 층간 절연막(140) 사이로 연장될 수 있다. 상기 매립 패턴(180)은 상기 절연 패턴(170)을 사이에 두고 상기 상부 층간 절연막(140)으로부터 이격될 수 있다. 일 단면의 관점에서, 상기 절연 패턴(170)은 상기 제1 전극들(160) 중, 서로 바로 인접하는 한 쌍의 제1 전극들(160) 사이에서 U자 형태를 가질 수 있다. 상기 절연 패턴(170)은 상기 최외곽 제1 전극(160T)의 상기 최외곽 측면(160SO)과 상기 매립 패턴(180) 사이게 개재될 수 있고, 상기 매립 패턴(180)과 상기 상부 층간 절연막(140) 사이로 연장될 수 있다. 일 단면의 관점에서, 상기 절연 패턴(170)은 상기 최외곽 제1 전극(160T)의 상기 최외곽 측면(160SO) 상에서 L자 형태를 가질 수 있다.
도 11 및 도 12를 참조하면, 상기 절연막(172)의 상기 이방성 식각 공정이 상기 매립 패턴(180)에 대하여 식각 선택성을 갖는 식각 조건으로 수행됨에 따라, 상기 매립 패턴(180)은 상기 절연 패턴(170)의 최상면(170U)으로부터 돌출될 수 있다. 즉, 상기 매립 패턴(180)의 상면(180U)은 상기 절연 패턴(170)의 상기 최상면(170U)보다 높은 높이에 위치할 수 있다. 상기 매립 패턴(180)의 상기 상면(180U)은 상기 제1 전극들(160)의 상면들(160U)보다 높은 높이에 위치할 수 있다. 상기 절연 패턴(170)의 상기 최상면(170U)은 상기 제1 전극들(160)의 상기 상면들(160U)과 실질적으로 동일한 높이에 있거나, 그보다 낮은 높이에 있을 수 있다. 일부 실시예들에 따르면, 도 1 및 도 7을 참조하여 설명한 바와 같이, 상기 제1 전극막(162)의 식각 공정 동안, 상기 제1 전극들(160) 사이의 상기 상부 층간 절연막(140)의 상부가 리세스될 수 있다. 이 경우, 상기 절연 패턴(170)의 최하면(170L)은 상기 제1 전극들(160)의 하면들(160L)보다 상기 기판(100)으로부터 낮은 높이에 있을 수 있다.
도 1 및 도 2를 다시 참조하면, 보호막(190)이 상기 상부 층간 절연막(140) 상에 형성되어 상기 제1 전극들(160), 상기 매립 패턴(180), 및 상기 절연 패턴(170)을 덮을 수 있다. 상기 보호막(190)을 일 예로, 화학기상증착 공정 등을 수행함으로써 형성될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 기판을 포함하는 디스플레이 패널의 평면도이다. 도 14는 본 발명의 실시예들에 따른 반도체 기판을 포함하는 디스플레이 패널의 일 예를 나타내는 도면으로, 도 13의 Ⅰ-Ⅰ' 에 따른 단면도이다.
도 13 및 도 14를 참조하면, 디스플레이 패널(1000)은 반도체 기판(200), 상기 반도체 기판(200) 상의 상부 기판(400), 및 상기 반도체 기판(200)과 상기 상부 기판(400) 사이에 배치되는 액정층(300)을 포함할 수 있다. 상기 반도체 기판(200)은 도 1 내지 도 3을 참조하여 설명한, 본 발명의 실시예들에 따른 디스플레이 패널용 반도체 기판일 수 있다.
상기 반도체 기판(200)의 상기 보호막(190) 상에 상기 액정층(300)이 제공될 수 있다. 상기 액정층(300)은 그 내부에 분산된 액정들을 포함할 수 있다. 상기 상부 기판(400)은 상기 액정층(300) 상에 차례로 적층된 제2 전극(410) 및 투명 기판(420)을 포함할 수 있다. 상기 제2 전극(410)은 인듐 주석 산화물(ITO, Indium tin oxide)을 포함하는 투명 전극일 수 있고, 상기 투명 기판(420)은 유리 기판일 수 있다. 상기 제2 전극(410)은 상기 액정층(300)에 기준 전압을 인가하도록 구성될 수 있다. 상기 액정층(300)은 상기 반도체 기판(200) 상에 상기 상부 기판(400)이 형성된 후, 상기 반도체 기판(200)과 상기 상부 기판(400) 사이에 상기 액정들을 주입함으로써 형성될 수 있다. 일부 실시예들에 따르면, 상기 반도체 기판(200) 상에 상기 상부 기판(400)을 지지하기 위한 지지 패턴들이 형성될 수 있다.
상기 디스플레이 패널(1000)은 반사형 디스플레이 패널일 수 있다. 이 경우, 상기 반도체 기판(200)의 상기 제1 전극들(160)은 반사경으로 기능할 수 있다. 일 예로, 입사광(L1)이 상기 상부 기판(400)을 통해 상기 디스플레이 패널(1000) 내부로 입사될 수 있고, 상기 반도체 기판(200)의 상기 제1 전극들(160)에 의해 반사될 수 있다. 상기 제1 전극들(160)로부터 반사된 반사광(L2)은 상기 액정층(300) 및 상기 상부 기판(400)을 통해 상기 디스플레이 패널(1000) 외부로 방출될 수 있다. 상기 반도체 기판(200)의 상기 제1 전극들(160)의 전위와 상기 제2 전극(410)의 전위의 차에 의해, 상기 액정층(300) 내 액정들의 광학적 상태가 변화될 수 있다. 즉, 상기 제1 전극들(160)의 전위와 상기 제2 전극(410)의 전위 사이의 전장에 의해 상기 액정층(300) 내 액정들의 분자 배열이 변하게 되고, 이로 인해, 상기 반사광(L2)은 상기 액정들의 전기 광학적 성질에 의해 결정된 색도(Chromaticity)를 가질 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 기판을 포함하는 디스플레이 패널의 다른 예를 나타내는 도면으로, 도 13의 Ⅰ-Ⅰ' 에 대응하는 단면도이다.
도 13 및 도 15를 참조하면, 디스플레이 패널(1000)은 반도체 기판(200), 상기 반도체 기판(200) 상의 상부 기판(400), 및 상기 반도체 기판(200)과 상기 상부 기판(400) 사이에 배치되는 발광층(310)을 포함할 수 있다. 상기 반도체 기판(200)은 도 1 내지 도 3을 참조하여 설명한, 본 발명의 실시예들에 따른 디스플레이 패널용 반도체 기판일 수 있다.
상기 반도체 기판(200)의 상기 보호막(190) 상에 상기 발광층(310)이 제공될 수 있다. 상기 발광층(310)은 유기발광층을 포함할 수 있다. 상기 상부 기판(400)은 상기 발광층(310) 상에 차례로 적층된 제2 전극(410) 및 투명 기판(420)을 포함할 수 있다. 상기 제2 전극(410)은 인듐 주석 산화물(ITO, Indium tin oxide)을 포함하는 투명 전극일 수 있고, 상기 투명 기판(420)은 유리 기판일 수 있다. 상기 발광층(310), 상기 제2 전극(410), 및 상기 투명 기판(420)은 상기 반도체 기판(200) 상에 차례로 적층됨으써 형성될 수 있다.
상기 디스플레이 패널(1000)은 자체발광형 디스플레이 패널일 수 있다. 일 예로, 상기 반도체 기판(200)의 상기 제1 전극들(160)은 음극으로 기능할 수 있고, 상기 제2 전극(410)은 양극으로 기능할 수 있다. 상기 제1 전극들(160)로부터 제공되는 전자 및 상기 제2 전극(410)으로부터 제공된 정공이 상기 발광층(310) 내에서 재결합됨에 따라, 상기 발광층(310)으로부터 광(L)이 발산될 수 있다.
상기 반도체 기판(200)의 표면 평탄도가 열화되는 경우, 그 위에 형성될 상부 구조체(일 예로, 상기 액정층(300) 또는 상기 발광층(310) 등)의 결함이 증가될 수 있다.
본 발명의 개념에 따르면, 상기 반도체 기판(200)의 상기 제1 전극들(160) 사이의 상기 갭 영역(160g)이 상기 매립 패턴(180) 및 상기 절연 패턴(170)에 의해 용이하게 채워질 수 있고, 이에 따라, 상기 반도체 기판(200)의 표면 평탄도가 개선될 수 있다. 따라서, 상기 반도체 기판(200) 상에 형성되는 상부 구조체(일 예로, 상기 액정층(300) 또는 상기 발광층(310) 등)의 결함이 최소화될 수 있다. 즉, 상기 반도체 기판(200)을 포함하는 상기 디스플레이 패널(1000)의 결함이 최소화될 수 있다.
더하여, 상기 디스플레이 패널(1000)이 반사형 디스플레이 패널인 경우, 상기 매립 패턴(180)이 금속을 포함함에 따라, 상기 입사광(L1)은 상기 제1 전극들(160)뿐만 아니라 상기 매립 패턴(180)에 의해 반사될 수 있다. 그 결과, 상기 디스플레이 패널(1000)의 반사도가 증가될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 50: 트랜지스터들
120: 하부 도전 콘택들 130: 배선 패턴들
150: 상부 도전 콘택들 110, 140: 층간 절연막들
160: 제1 전극들 170: 절연 패턴
180: 매립 패턴 190: 보호막

Claims (10)

  1. 기판 상에 서로 이격되어 배열되는 적어도 한 쌍의 제1 전극들;
    상기 제1 전극들 사이에 개재되고, 상기 제1 전극들의 각각의 측면을 둘러싸는 매립 패턴;
    상기 제1 전극들의 각각과 상기 매립 패턴 사이에 개재되는 절연 패턴; 및
    상기 기판 상에 배치되고, 상기 제1 전극들에 각각 연결되는 트랜지스터들을 포함하되,
    상기 매립 패턴은 도전 물질을 포함하는 디스플레이 패널용 반도체 기판.
  2. 청구항 1에 있어서,
    상기 절연 패턴은 상기 제1 전극들의 각각의 상기 측면을 둘러싸고,
    상기 매립 패턴은 상기 절연 패턴을 사이에 두고 상기 제1 전극들의 각각의 상기 측면으로부터 이격되는 디스플레이 패널용 반도체 기판.
  3. 청구항 2에 있어서,
    상기 기판 상에 상기 트랜지스터들을 덮는 층간 절연막을 더 포함하되,
    상기 제1 전극들, 상기 매립 패턴, 및 상기 절연 패턴은 상기 층간 절연막 상에 배치되고,
    상기 절연 패턴은 상기 매립 패턴과 상기 층간 절연막 사이로 연장되는 디스플레이 패널용 반도체 기판.
  4. 청구항 1에 있어서,
    상기 매립 패턴은 금속을 포함하는 디스플레이 패널용 반도체 기판.
  5. 청구항 1에 있어서,
    상기 트랜지스터들의 각각은:
    상기 기판 상의 게이트 전극; 및
    상기 게이트 전극의 양 측의 상기 기판 상에 제공되는 소스/드레인 영역들을 포함하되,
    상기 제1 전극들의 각각은 상기 트랜지스터들의 각각의 상기 소스/드레인 영역들 중 하나에 연결되는 디스플레이 패널용 반도체 기판.
  6. 청구항 1에 있어서,
    상기 매립 패턴의 상면은 상기 제1 전극들의 상면들보다 높은 높이에 위치하는 디스플레이 패널용 반도체 기판.
  7. 청구항 1에 있어서,
    상기 매립 패턴의 상면은 상기 절연 패턴의 상면보다 높은 높이에 위치하는 디스플레이 패널용 반도체 기판.
  8. 기판 상에 제1 방향 및 제2 방향으로 서로 이격되어 배열되는 복수의 제1 전극들, 상기 제1 방향 및 상기 제2 방향은 상기 기판의 상면에 평행하고 서로 교차하는 것;
    상기 복수의 제1 전극들 사이의 갭 영역의 일부를 채우고, 상기 복수의 제1 전극들의 각각의 측면을 둘러싸는 매립 패턴; 및
    상기 갭 영역의 잔부를 채우고, 상기 복수의 제1 전극들의 각각의 상기 측면과 상기 매립 패턴 사이에 개재되는 절연 패턴을 포함하되,
    상기 매립 패턴은 도전 물질을 포함하는 디스플레이 패널용 반도체 기판.
  9. 청구항 8에 있어서,
    상기 복수의 제1 전극들 및 상기 매립 패턴은 금속을 포함하는 디스플레이 패널용 반도체 기판.
  10. 청구항 8에 있어서,
    상기 절연 패턴은 상기 매립 패턴과 상기 기판 사이로 연장되는 디스플레이 패널용 반도체 기판.
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