CN114883292A - 用于芯片封装的ic载板及其制备方法和芯片封装结构 - Google Patents
用于芯片封装的ic载板及其制备方法和芯片封装结构 Download PDFInfo
- Publication number
- CN114883292A CN114883292A CN202210478234.1A CN202210478234A CN114883292A CN 114883292 A CN114883292 A CN 114883292A CN 202210478234 A CN202210478234 A CN 202210478234A CN 114883292 A CN114883292 A CN 114883292A
- Authority
- CN
- China
- Prior art keywords
- base island
- electrode
- resin layer
- top electrode
- bottom electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 31
- 238000002360 preparation method Methods 0.000 title abstract description 11
- 239000010410 layer Substances 0.000 claims abstract description 191
- 229910052751 metal Inorganic materials 0.000 claims abstract description 88
- 239000002184 metal Substances 0.000 claims abstract description 88
- 239000011347 resin Substances 0.000 claims abstract description 65
- 229920005989 resin Polymers 0.000 claims abstract description 65
- 239000003513 alkali Substances 0.000 claims abstract description 19
- 238000005260 corrosion Methods 0.000 claims abstract description 15
- 230000007797 corrosion Effects 0.000 claims abstract description 12
- 239000011159 matrix material Substances 0.000 claims abstract description 6
- 239000002585 base Substances 0.000 claims description 105
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 36
- 239000011889 copper foil Substances 0.000 claims description 27
- 238000007747 plating Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 17
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 239000012790 adhesive layer Substances 0.000 claims description 8
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 229910052709 silver Inorganic materials 0.000 claims description 7
- 239000004332 silver Substances 0.000 claims description 7
- 239000011135 tin Substances 0.000 claims description 7
- 229910052718 tin Inorganic materials 0.000 claims description 7
- 238000005553 drilling Methods 0.000 claims description 6
- 238000009713 electroplating Methods 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 239000011229 interlayer Substances 0.000 abstract description 6
- 229910000679 solder Inorganic materials 0.000 description 32
- 238000010586 diagram Methods 0.000 description 14
- 239000010935 stainless steel Substances 0.000 description 7
- 229910001220 stainless steel Inorganic materials 0.000 description 6
- 238000003466 welding Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910001256 stainless steel alloy Inorganic materials 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
本发明公开了一种用于芯片封装的IC载板及其制备方法和芯片封装结构。IC载板包括框架电路和承载板,框架电路包括复数个按矩阵布置的单元电路、第一树脂层和第二树脂层,单元电路包括复数个电极,电极包括顶电极和底电极,顶电极和第一树脂层布置在第二树脂层的顶面上;第一树脂层包括与顶电极对应的顶电极孔,顶电极布置在顶电极孔中;第二树脂层包括与底电极对应的底电极孔,底电极布置在底电极孔中;顶电极的顶面包括可焊金属层,顶电极的顶面的可焊金属层为耐碱蚀金属层;底电极的顶部固定在顶电极的底面上,承载板可剥离地粘贴在第二树脂层和底电极的底面上。本发明的顶电极与底电极的制作过程可以用相同的对位基准点识别,层间对位精度高。
Description
[技术领域]
本发明涉及芯片封装,尤其涉及一种用于芯片封装的IC载板及其制备方法和芯片封装结构。
[背景技术]
传统的可剥离封装载板是在金属承载片上制作框架电路,框架电路包括多个按矩阵布置的单元电路,完成芯片封装后再把金属承载片剥离掉。
申请号为CN202110162067.5的发明公开了一种用于芯片封装的引线框架及制备方法。引线框架包括框架电路和承载板,框架电路包括复数个按矩阵布置的单元电路和第一阻焊油墨层,单元电路包括复数个电极,电极包括顶电极和底电极;顶电极布置在第一阻焊油墨层的顶面上;对应于每个单元电路,第一阻焊油墨层包括与电极对应的底电极孔,底电极布置在底电极孔中,底电极的顶部固定在顶电极的底面上;承载板包括热固化粘接层,热固化粘接层可剥离地粘贴在第一阻焊油墨层和底电极的底面上。
该发明的引线框架(IC载板)的顶电极和底电极是按照双面对位的方法制作的,在承载片的第一阻焊油墨层上制作底电极,底电极完成后,底电极和第一阻焊油墨层上粘贴承载板,剥离承载片后翻过来在底电极和第一阻焊油墨层的另一面制作顶电极。该发明的引线框架及制备方法需要基准孔反复对位,顶电极与底电极的对位偏差较大。
[发明内容]
本发明要解决的技术问题是提供一种层间对位精度较高的IC载板。
本发明另一个要解决的技术问题是提供一种层间对位精度较高的IC载板的制备方法。
本发明还有一个要解决的技术问题是提供一种引线框架层间对位精度较高的芯片封装结构。
为了解决上述技术问题,本发明采用的技术方案是,一种用于芯片封装的IC载板,包括框架电路和第二承载板,框架电路包括复数个按矩阵布置的单元电路、第一树脂层和第二树脂层,单元电路包括复数个电极,电极包括顶电极和底电极,顶电极和第一树脂层布置在第二树脂层的顶面上;对应于每个单元电路,第一树脂层包括与顶电极对应的顶电极孔,顶电极布置在顶电极孔中;第二树脂层包括与底电极对应的底电极孔,底电极布置在底电极孔中;顶电极的顶面包括可焊金属层,顶电极的顶面的可焊金属层为耐碱蚀金属层;底电极的顶部固定在顶电极的底面上,第二承载板可剥离地粘贴在第二树脂层和底电极的底面上。
以上所述的IC载板,顶电极的横向尺寸大于底电极的横向尺寸,底电极的投影区域包含在顶电极的投影区域之内,第二承载板包括粘接层,粘接层可剥离地粘贴在第二树脂层和底电极的底面上;顶电极的顶面的耐碱蚀金属层是镀镍层、镀锡层、镀银层或镍、锡和银中至少两种的复合镀层。
以上所述的IC载板,单元电路包括基岛,基岛包括上基岛和下基岛,第一树脂层包括与上基岛对应的上基岛孔,第二树脂层包括与下基岛对应的下基岛孔;上基岛布置在上基岛孔中,下基岛布置在下基岛孔中;下基岛的顶部固定在上基岛的底面上;第二承载板可剥离地粘贴在第二树脂层、下基岛和底电极的底面上;上基岛的顶面包括可焊金属层,上基岛的顶面的可焊金属层为耐碱蚀金属层;上基岛的横向尺寸大于下基岛的横向尺寸,下基岛的投影区域包含在上基岛的投影区域之内。
一种上述IC载板的制备方法,包括以下步骤:
401)在第一承载板底面的铜箔上覆盖第一树脂层;
402)在第一树脂层上对应于每个单元电路,光刻或激光打孔制出复数个顶电极孔;
403)在顶电极孔中镀耐碱蚀金属层后镀铜,形成顶电极;
404)在第一树脂层和顶电极的底面覆盖第二树脂层;
405)在第二树脂层上对应于每个单元电路,光刻或激光打孔制出复数个底电极孔;
406)在底电极孔中镀铜,再镀可焊接金属层,形成底电极;
407)将第二承载板可剥离地粘合在第二树脂层和底电极的底面上;
408)剥离第一承载板,裸露出铜箔;
409)碱性蚀刻法除去铜箔。
以上所述的制备方法,包括以下步骤:
501)在步骤401中,第一承载板为金属板,第一承载板底面的铜箔通过在金属板上电镀形成;
502)在步骤403中,镀耐碱蚀金属层之前,对顶电极孔中的铜箔进行蚀刻,对铜箔蚀刻的深度为于1μm至8μm;
503)在步骤407中,第二承载板上的粘接层与第二树脂层和底电极的粘接力为100-500gf/cm。
一种芯片封装结构,包括载板和封装体,封装体包括半导体芯片和封装胶层,载板包括基板和布置在基板上单元电路,单元电路包括复数个电极,电极包括顶电极和底电极,基板包括第一树脂层和第二树脂层,顶电极和第一树脂层布置在第二树脂层的顶面上;第一树脂层包括与顶电极对应的顶电极孔,顶电极布置在顶电极孔中,顶电极的顶面包括可焊金属层,顶电极的顶面的可焊金属层为耐碱蚀金属层;第二树脂层包括与底电极对应的底电极孔,底电极布置在底电极孔中,底电极的顶部固定在顶电极的底面上。
以上所述的芯片封装结构,所述的半导体芯片为倒装芯片,倒装芯片的电极分别与对应顶电极的可焊金属层焊接。
以上所述的芯片封装结构,所述的半导体芯片为正装芯片,正装芯片固定在载板上,正装芯片的电极分别通过键合线与对应顶电极的可焊金属层焊接。
以上所述的芯片封装结构,单元电路包括基岛,基岛包括上基岛和下基岛,第一树脂层包括与上基岛对应的上基岛孔,第二树脂层包括与下基岛对应的下基岛孔;上基岛布置在上基岛孔中,下基岛布置在下基岛孔中;下基岛的顶部固定在上基岛的底面上;上基岛的顶面包括可焊金属层,上基岛的顶面的可焊金属层为耐碱蚀金属层;正装芯片固定在上基岛的顶面的可焊金属层上。
本发明的顶电极与底电极的制作过程可以用相同的对位基准点识别,层间对位精度高。
[附图说明]
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1是本发明实施例1芯片封装载板制备方法步骤1的示意图。
图2是本发明实施例1芯片封装载板制备方法步骤2的示意图。
图3是本发明实施例1芯片封装载板制备方法步骤3的示意图。
图4是本发明实施例1芯片封装载板制备方法步骤4的示意图。
图5是本发明实施例1芯片封装载板制备方法步骤5的示意图。
图6是本发明实施例1芯片封装载板制备方法步骤6的示意图。
图7是本发明实施例1芯片封装载板制备方法步骤7的示意图。
图8是本发明实施例1芯片封装载板制备方法步骤8的示意图。
图9是本发明实施例1芯片封装载板制备方法步骤9的示意图。
图10是本发明实施例1芯片封装载板制备方法步骤10的示意图。
图11是本发明实施例1芯片封装载板一个单元的示意图。
图12是本发明实施例2芯片封装结构的示意图。
图13是本发明实施例3芯片封装载板一个单元的示意图。
图14是本发明实施例4芯片封装结构的示意图。
[具体实施方式]
本发明实施例1 IC载板一个单元的结构如图11所示,IC载板包括框架电路和第二承载板20,框架电路包括很多个按矩阵布置的单元电路(图11所示仅为一个单元电路)、第一阻焊油墨层3和第二阻焊油墨层7。每个单元电路有两个电极,每个电极包括顶电极11和底电极12,顶电极11和第一阻焊油墨层3布置在第二阻焊油墨层7的顶面上。对应于每个单元电路,第一阻焊油墨层3上有两个与顶电极11对应的顶电极孔31,顶电极11布置在第一阻焊油墨层3上的顶电极孔31中。顶电极11的顶面镀有可焊金属层111,可焊金属层111为耐碱蚀金属层,可焊金属层111的顶面高出第一阻焊油墨层3。第二阻焊油墨层7有两个与底电极12对应的底电极孔71,底电极12布置在第二阻焊油墨层7的底电极孔71中。底电极12的顶部通过电镀固定在顶电极11的底面上,底电极12的底面镀有可焊金属层121,第二承载板20通过粘接层可剥离地粘贴在第二阻焊油墨层7和底电极可焊金属层121的底面上。
底电极12是通过电镀在顶电极11的底面形成的,所以,顶电极11的横向尺寸要大于底电极12的横向尺寸,即,底电极12的投影区域要包含在顶电极11的投影区域之内。
以上实施例1的树脂层采用感光油墨,相应的电极孔通过光刻制出;如果树脂层采用非感光油墨,相应的电极孔可以通过激光打孔制出。
本发明实施例1 IC载板的制备方法,包括以下步骤:
1)如图1所示,在第一承载板10底面的铜箔1上印刷感光油墨,形成第一阻焊油墨层3。第一承载板10为金属板,可以是不锈钢、铝合金等可以镀金属箔的承载金属板,并可以将金属箔轻易与承载板剥离。第一承载板10底面的铜箔1是在金属板上电镀形成,通过不锈钢前处理控制不锈钢板的粗造度实现不锈钢板与铜箔1直接剥离的效果。
2)如图2所示,在第一阻焊油墨层3上对应于每个单元电路,光刻出两个个顶电极孔31。
3)如图3所示,对顶电极孔31中的铜箔1的底面进行蚀刻,蚀刻的深度为于1μm至8μm。
4)如图4所示,在顶电极孔31中镀可焊金属层(耐碱蚀金属层)111,可焊金属层(耐碱蚀金属层)111厚度等于或小于对铜箔1的底面蚀刻的深度。耐碱蚀金属层可以是镀镍层、镀锡层、镀银层或镍、锡和银中至少两种的复合镀层。例如,先镀第一金属层111,第一金属层111可以是镀锡层、镀银层或镀金层;在第一金属层111的底面再继续电镀第二及第三金属层,致其厚度与第一阻焊油墨层3相当。第一、第二、第三金属层可以是相同的金属,也可以是不同的金属
5)如图5所示,在顶电极孔31中可焊金属层111的基础上镀铜,形成顶电极11。
6)如图6所示,在第一阻焊油墨层3和顶电极11的底面印刷感光油墨,形成第二阻焊油墨层7。
7)如图7所示,在第二阻焊油墨层7上对应于每个单元电路,光刻出两个个底电极孔71。
8)如图8所示,在底电极孔71中对顶电极11的底面镀铜,形成底电极12;在底电极12的底面外镀覆可焊金属层121,可焊金属层121可以是镀锡层、镀银层或镀金层。
9)如图9所示,将第二承载板20可剥离地粘合在第二阻焊油墨层7和底电极可焊金属层121的底面上。第二承载板20上的粘接层与第二阻焊油墨层7和底电极12的粘接力为100-500gf/cm。
10)如图10所示,剥离第一承载板10,裸露出铜箔1。
11)如图11所示,通过碱性蚀刻除去铜箔1,得到本发明实施例1的IC载板。
本发明实施例2的芯片封装结构如图12所示,实施例2的芯片封装结构利用实施例1 IC载板进行封装。包括载板100和封装体200,封装体100包括倒装芯片8A和封装胶层9,载板100包括基板和布置在基板上单元电路.单元电路包括两个个电极,每个电极包括顶电极11和底电极12,基板包括第一阻焊油墨层3和第二阻焊油墨层77,顶电极11和第一阻焊油墨层3布置在第二阻焊油墨层7的顶面上。第一阻焊油墨层3包括与顶电极11对应的顶电极孔31,顶电极11布置在顶电极孔31中,顶电极11的顶面包括可焊金属层111,顶电极11的顶面的可焊金属层111为耐碱蚀金属层。第二阻焊油墨层7包括与底电极12对应的底电极孔71,底电极12布置在底电极孔71中,底电极12的顶部固定在顶电极11的底面上。倒装芯片8A的两个电极分别与对应顶电极11的可焊金属层111焊接。
本发明实施例3 IC载板一个单元的结构如图13所示,实施例3 IC载板的结构与实施例1 IC载板的结构相似,区别仅在于单元电路包括基岛和多个电极,基岛包括上基岛13和下基岛14,第一阻焊油墨层3包括与上基岛13对应的上基岛孔32,第二阻焊油墨层7包括与下基岛14对应的下基岛孔72。上基岛13布置在上基岛孔32中,下基岛14布置在下基岛孔72中。下基岛14的顶部固定在上基岛13的底面上。第二承载板20可剥离地粘贴在第二阻焊油墨层7、下基岛14和底电极12的底面上。上基岛13的顶面包括可焊金属层131,上基岛13的顶面的可焊金属层111为耐碱蚀金属层。上基岛13的横向尺寸大于下基岛14的横向尺寸,下基岛14的投影区域包含在上基岛13的投影区域之内。
本发明实施例3 IC载板的制备方法与实施例1 IC载板的制备方法类似,区别仅在于:
1)在实施例1的步骤2中,在第一阻焊油墨层3上对应于每个单元电路,光刻出多个顶电极孔31的同时光刻出与上基岛13。
2)在实施例1的步骤3中,对顶电极孔31中的铜箔1的底面进行蚀刻时,同时对上基岛孔32中的铜箔1的底面进行蚀刻。
3)在实施例1的步骤4中,在顶电极孔31中镀可焊金属层(耐碱蚀金属层)111,同时在上基岛孔32中镀可焊金属层131。
4)在实施例1的步骤5中,在顶电极孔31和上基岛孔32中同时镀铜,形成顶电极11和上基岛13。
5)在实施例1的步骤7中,在第二阻焊油墨层7上对应于每个单元电路,光刻出多个底电极孔71和下基岛孔72。
6)在实施例1的步骤8中,在底电极孔71和下基岛孔72中对顶电极11和上基岛13的底面镀铜,形成底电极12和下基岛14;在底电极12和下基岛14的底面外镀覆可焊金属层121和141。
本发明实施例4的芯片封装结构如图12所示,与实施例2的区别仅在于:
1)利用实施例3的IC载板进行封装。
2)半导体芯片为正装芯片8B,正装芯片8B焊接在上基岛13的顶面的可焊金属层131上,正装芯片8B的电极分别通过键合线8C与对应顶电极11的可焊金属层111焊接。
现有IC载板制作工艺使用的起始铜箔是一定厚度的铜箔材料,在起始铜箔上贴覆承载片或承载膜上;在铜箔裸露面先做底电极,剥离转移后再做顶电极。本发明以上实施例的流程是,先做顶电极,然后接着制作底电极,最后再剥离转移;本发明以上实施例的起始铜箔在不锈钢上直接镀铜,通过前处理控制不锈钢片的粗糙度达到直接剥离的效果。本发明以上实施例的在铜箔上制作顶电极前,增加微蚀/蚀刻流程,可实现顶电极凸点要求;本发明以上实施例的中树脂层可以用变通树脂代替可感光树脂,用激光打孔代替可感光树脂曝光显影工艺。
本发明以上实施例具有以下优点:
1)顶电极与底电极在同一个方向上,即都是在起始铜箔的同一面电镀积层的;可以用相同的对位基准点识别,层间对位精度高;2)用不锈钢承载片代替PET承载膜,刚性好,涨缩系数更小,且易操作;3)通过先在铜箔上微蚀/蚀刻一个凹坑,再电镀顶电极,可轻易实现顶电极凸出基板。
Claims (9)
1.一种用于芯片封装的IC载板,包括框架电路和第二承载板,框架电路包括复数个按矩阵布置的单元电路,单元电路包括复数个电极,电极包括顶电极和底电极,其特征在于,框架电路包括第一树脂层和第二树脂层,顶电极和第一树脂层布置在第二树脂层的顶面上;对应于每个单元电路,第一树脂层包括与顶电极对应的顶电极孔,顶电极布置在顶电极孔中;第二树脂层包括与底电极对应的底电极孔,底电极布置在底电极孔中;顶电极的顶面包括可焊金属层,顶电极的顶面的可焊金属层为耐碱蚀金属层;底电极的顶部固定在顶电极的底面上,第二承载板可剥离地粘贴在第二树脂层和底电极的底面上。
2.根据权利要求1所述的IC载板,其特征在于,顶电极的横向尺寸大于底电极的横向尺寸,底电极的投影区域包含在顶电极的投影区域之内;第二承载板包括粘接层,粘接层可剥离地粘贴在第二树脂层和底电极的底面上;顶电极的顶面的耐碱蚀金属层是镀镍层、镀锡层、镀银层或镍、锡和银中至少两种的复合镀层。
3.根据权利要求1所述的IC载板,其特征在于,单元电路包括基岛,基岛包括上基岛和下基岛,第一树脂层包括与上基岛对应的上基岛孔,第二树脂层包括与下基岛对应的下基岛孔;上基岛布置在上基岛孔中,下基岛布置在下基岛孔中;下基岛的顶部固定在上基岛的底面上;第二承载板可剥离地粘贴在第二树脂层、下基岛和底电极的底面上;上基岛的顶面包括可焊金属层,上基岛的顶面的可焊金属层为耐碱蚀金属层;上基岛的横向尺寸大于下基岛的横向尺寸,下基岛的投影区域包含在上基岛的投影区域之内。
4.一种权利要求1所述IC载板的制备方法,其特征在于,包括以下步骤:
401)在第一承载板底面的铜箔上覆盖第一树脂层;
402)在第一树脂层上对应于每个单元电路,光刻或激光打孔制出复数个顶电极孔;
403)在顶电极孔中镀耐碱蚀金属层后镀铜,形成顶电极;
404)在第一树脂层和顶电极的底面覆盖第二树脂层;
405)在第二树脂层上对应于每个单元电路,光刻或激光打孔制出复数个底电极孔;
406)在底电极孔中镀铜,再镀可焊接金属层,形成底电极;
407)将第二承载板可剥离地粘合在第二树脂层和底电极的底面上;
408)剥离第一承载板,裸露出铜箔;
409)碱性蚀刻法除去铜箔。
5.根据权利要求1所述的制备方法,其特征在于,包括以下步骤:
501)在步骤401中,第一承载板为金属板,第一承载板底面的铜箔通过在金属板上电镀形成;
502)在步骤403中,镀耐碱蚀金属层之前,对顶电极孔中的铜箔进行蚀刻,对铜箔蚀刻的深度为于1μm至8μm;
503)在步骤407中,第二承载板上的粘接层与第二树脂层和底电极的粘接力为100-500gf/cm。
6.一种芯片封装结构,包括载板和封装体,封装体包括半导体芯片和封装胶层,载板包括基板和布置在基板上单元电路,单元电路包括复数个电极,电极包括顶电极和底电极,其特征在于,基板包括第一树脂层和第二树脂层,顶电极和第一树脂层布置在第二树脂层的顶面上;第一树脂层包括与顶电极对应的顶电极孔,顶电极布置在顶电极孔中,顶电极的顶面包括可焊金属层,顶电极的顶面的可焊金属层为耐碱蚀金属层;第二树脂层包括与底电极对应的底电极孔,底电极布置在底电极孔中,底电极的顶部固定在顶电极的底面上。
7.根据权利要求6所述的芯片封装结构,其特征在于,所述的半导体芯片为倒装芯片,倒装芯片的电极分别与对应顶电极的可焊金属层焊接。
8.根据权利要求6所述的芯片封装结构,其特征在于,所述的半导体芯片为正装芯片,正装芯片固定在载板上,正装芯片的电极分别通过键合线与对应顶电极的可焊金属层焊接。
9.根据权利要求8所述的芯片封装结构,其特征在于,单元电路包括基岛,基岛包括上基岛和下基岛,第一树脂层包括与上基岛对应的上基岛孔,第二树脂层包括与下基岛对应的下基岛孔;上基岛布置在上基岛孔中,下基岛布置在下基岛孔中;下基岛的顶部固定在上基岛的底面上;上基岛的顶面包括可焊金属层,上基岛的顶面的可焊金属层为耐碱蚀金属层;正装芯片固定在上基岛的顶面的可焊金属层上。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210478234.1A CN114883292A (zh) | 2022-05-05 | 2022-05-05 | 用于芯片封装的ic载板及其制备方法和芯片封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210478234.1A CN114883292A (zh) | 2022-05-05 | 2022-05-05 | 用于芯片封装的ic载板及其制备方法和芯片封装结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114883292A true CN114883292A (zh) | 2022-08-09 |
Family
ID=82673334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210478234.1A Pending CN114883292A (zh) | 2022-05-05 | 2022-05-05 | 用于芯片封装的ic载板及其制备方法和芯片封装结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN114883292A (zh) |
-
2022
- 2022-05-05 CN CN202210478234.1A patent/CN114883292A/zh active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100346630B1 (ko) | 리드프레임과그제조방법 | |
US7303978B2 (en) | Board for mounting BGA semiconductor chip thereon, semiconductor device, and methods of fabricating such board and semiconductor device | |
US6365974B1 (en) | Flex circuit substrate for an integrated circuit package | |
CN100452342C (zh) | 制造内置器件的基板的方法 | |
WO2012043742A1 (ja) | 半導体素子搭載用パッケージ基板の製造方法 | |
US20020060904A1 (en) | Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device | |
KR20070057990A (ko) | 다층 프린트 배선판 및 다층 프린트 배선판의 제조 방법 | |
KR20070070225A (ko) | 다층 프린트 배선판 | |
KR20110017912A (ko) | 프린트 배선판의 제조 방법 및 프린트 배선판 | |
JP4022405B2 (ja) | 半導体チップ実装用回路基板 | |
JP4449975B2 (ja) | 接続基板、および該接続基板を用いた多層配線板、ならびにこれらの製造方法 | |
JPWO2003056889A1 (ja) | 接続基板、および該接続基板を用いた多層配線板と半導体パッケージ用基板と半導体パッケージ、ならびにこれらの製造方法 | |
KR100339252B1 (ko) | 땜납범프(bump)를갖춘반도체장치및그의제조방법 | |
JP4376891B2 (ja) | 半導体モジュール | |
JPH11121646A (ja) | 半導体パッケ−ジおよびその製造方法 | |
CN114883292A (zh) | 用于芯片封装的ic载板及其制备方法和芯片封装结构 | |
KR100908986B1 (ko) | 코어리스 패키지 기판 및 제조 방법 | |
CN113161241B (zh) | 一种分立式半导体封装支架制备方法 | |
CN113628980B (zh) | 一种板级封装的方法 | |
CN213519935U (zh) | 一种用于芯片封装的引线框架和芯片封装结构 | |
CN201717256U (zh) | 无源器件、无源器件埋入式电路板 | |
CN112366197A (zh) | 用于芯片封装的引线框架及制备方法和芯片封装结构 | |
JP5716948B2 (ja) | 半導体素子搭載用パッケージ基板の製造方法 | |
JP2002043454A (ja) | 半導体パッケージ用基板の製造方法とその方法を用いた半導体パッケージの製造方法及びこれらの方法を用いた半導体パッケージ用基板と半導体パッケージ | |
KR100951574B1 (ko) | 코어리스 패키지 기판의 솔더 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |