CN114826243B - 一种高瞬态共模抑制的隔离器接收端输入电路 - Google Patents

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Abstract

本发明涉及隔离器技术领域，尤其涉及一种高瞬态共模抑制的隔离器接收端输入电路，包括依次电连接的一对差分高压隔离电容、直流共模偏置电路和瞬态共模干扰抑制电路，直流共模偏置电路包括一对偏置电阻和一个偏置电路，瞬态共模干扰抑制电路包括一对共模偏置电阻和一个共模变化检测电路。本发明极大改善数字隔离器的瞬态共模抑制能力，使得其可以在嘈杂的环境中使用，减少其误码率。

Description

一种高瞬态共模抑制的隔离器接收端输入电路
技术领域
本发明涉及隔离器技术领域，尤其涉及一种高瞬态共模抑制的隔离器接收端输入电路。
背景技术
隔离器是一种在电气隔离状态下，进行信号传输的器件，其可有效减小不同电路之间的干扰，其广泛应用于工业控制、通信网络、汽车电子、消费电子等各种电子系统设备中。
数字隔离器是隔离器中最基本的电路，也是各种类型隔离器的核心电路，其分为光耦隔离、电感隔离和电容隔离，电容隔离由于其高可靠性和低电磁干扰，得到了广泛的应用。
传统数字隔离器（图4）由发射端电路和接收端电路组成，发射端电路主要通过调制电路将输入信号TXIN与时钟电路产生的时钟信号TXCLK进行调制，调制后的信号TXMOD，通过发射驱动电路，传输到高压隔离电容CISO1P/CISO1N，最终输出TXOUTP/TXOUTN信号；而TXOUTP/TXOUTN信号分别通过两根bonding线将信号传输至接收端输入口RXINP/RXINN，而接收端输入电路主要通过高压隔离电容CISO2P/CISO2N与电阻RP/RN组成，其输出RXINP2/RXINN2作为后级放大器的输入信号，通过放大器的放大和比较器的比较，得到输出信号RXCMP，最终通过接收驱动电路输出RXOUT信号。
由于发射端电路和接收端电路分别使用各自的一套电源和地，当在嘈杂的环境工作时，发射端电路的地和接收端电路的地之间，有可能出现突发的高压脉冲，其会通过隔离电容CISO1P/CISO1N和CISO2P/CISO2N，在电阻RP/RN上产生很大的瞬态共模干扰，其经过后级放大器放大后，容易使输出饱和，从而淹没有用信号产生误码。
发明内容
本发明提供了一种高瞬态共模抑制的隔离器接收端输入电路，在解决上述问题的同时，可以提高隔离器的瞬态共模抑制（CMTI）能力，对突发的高压脉冲，信号通路不会饱和，从而减小数据传输过程中的损坏。
为了实现本发明的目的，所采用的技术方案是：一种高瞬态共模抑制的隔离器接收端输入电路，包括依次电连接的一对差分高压隔离电容、直流共模偏置电路和瞬态共模干扰抑制电路，直流共模偏置电路包括一对偏置电阻和一个偏置电路，瞬态共模干扰抑制电路包括一对共模偏置电阻和一个共模变化检测电路，一对偏置电阻连接在一对差分高压隔离电容和偏置电路之间，一对共模偏置电阻的一端与共模变化检测电路输出端VB2相连，共模变化检测电路的输入端分别与输出信号高电平RXINP2和输出信号低电平RXINN2相连，一对共模偏置电阻的另一端分别与输出信号高电平RXINP2和输出信号低电平RXINN2相连。
作为本发明的优化方案，偏置电路包括第一偏置电阻RB1、第二偏置电阻RB2、第三偏置电阻RB3、第一偏置P型晶体管MB1和第二偏置N型晶体管MB2，第一偏置P型晶体管MB1的漏极连接GND，第一偏置P型晶体管MB1的源极与偏置电路输出VB1相连，第一偏置P型晶体管MB1的栅极与电阻偏置电压VRB1相连，第二偏置N型晶体管MB2的漏极与电源VDD相连，第二偏置N型晶体管MB2的源极与偏置电路输出VB1相连，第二偏置N型晶体管MB2的栅极与电阻偏置电压VRB2相连，第一偏置电阻RB1的正端与电阻偏置电压VRB1相连，第一偏置电阻RB1的负端连接GND，第二偏置电阻RB2的正端与电阻偏置电压VRB2相连，第二偏置电阻RB2的负端与电阻偏置电压VRB1相连，第三偏置电阻RB3的正端与电源VDD相连，第三偏置电阻RB3的负端与电阻偏置电压VRB2相连。
作为本发明的优化方案，共模变化检测电路包括第一N型晶体管M1、第二N型晶体管M2、第三N型晶体管M3、第四N型晶体管M4、第五N型晶体管M5、第六N型晶体管M6、第七N型晶体管M7、第八N型晶体管M8、第九P型晶体管M9、第一电阻R1、第二电阻R2和第三电阻R3，第一N型晶体管M1的栅极与输出信号高电平RXINP2相连，第一N型晶体管M1的漏极和第二N型晶体管M2的漏极均与第四N型晶体管M4的栅极相连，第一N型晶体管M1的源极和第二N型晶体管M2的源极均与第六N型晶体管M6的漏极相连，第二N型晶体管M2的栅极与输出信号低电平RXINN2相连，第六N型晶体管M6的栅极与电流源IB相连，第六N型晶体管M6的源极连接GND，第五N型晶体管M5的栅极与漏极均与电流源IB相连，第五N型晶体管M5的源极连接GND，第三N型晶体管M3的栅极与参考电压VREF相连，第三N型晶体管M3的源极与第七N型晶体管M7的漏极相连，第三N型晶体管M3的漏极与第九P型晶体管M9的栅极相连，第七N型晶体管M7的栅极与电流源IB相连，第七N型晶体管M7的源极连接GND，第四N型晶体管M4的漏极与电源VDD相连，第四N型晶体管M4的栅极与第一电阻R1的负端相连，第一电阻R1的正端和第四N型晶体管M4的漏极均与电源VDD相连，第四N型晶体管M4的源极和第九P型晶体管M9的漏极均与共模变化检测电路输出端VB2相连，第九P型晶体管M9的源极与电源VDD相连，第八N型晶体管M8的漏极与共模变化检测电路输出端VB2相连，第八N型晶体管M8的栅极与电流源IB相连，第八N型晶体管M8的源极连接GND，第二电阻R2的正端与电源VDD相连，第二电阻R2的负端与第九P型晶体管M9的栅极相连，第三电阻R3的正端与第六N型晶体管M6的漏极相连，第三电阻R3的负端与第七N型晶体管M7的漏极相连。
作为本发明的优化方案，一对差分高压隔离电容包括第二差分正电容CISO2P和第二差分负电容CISO2N，第二差分正电容CISO2P的正端与输入信号高电平RXINP相连，第二差分正电容CISO2P的负端与输出信号高电平RXINP2相连，第二差分负电容CISO2N正端与输入信号低电平RXINN相连，第二差分负电容CISO2N负端与输出信号低电平RXINN2相连。
作为本发明的优化方案，一对偏置电阻包括第四偏置电阻R1P和第五偏置电阻R1N，第四偏置电阻R1P的正输入端与输出信号高电平RXINP2相连，第四偏置电阻R1P的负输入端与偏置电路输出VB1相连，第五偏置电阻R1N正输入端与输出信号低电平RXINN2相连，第五偏置电阻R1N的负输入端与偏置电路输出VB1相连。
作为本发明的优化方案，共模偏置电阻包括第一共模偏置电阻R2P和第二共模偏置电阻R2N，第一共模偏置电阻R2P的正输入端与输出信号高电平RXINP2相连，第一共模偏置电阻R2P的负输入端与共模变化检测电路输出端VB2相连，第二共模偏置电阻R2N的正输入端与输出信号低电平RXINN2相连，第二共模偏置电阻R2N的负输入端与共模变化检测电路输出端VB2相连。
本发明具有积极的效果：1）本发明在接收端放大器的输入信号RXINP2/RXINN2差分摆幅维持不变的基础上，显著改善了隔离器瞬态共模干扰抑制特性，因此本发明不会增加后级放大器的增益和输入参考噪声，兼容性好。
2）本发明在传统数字隔离器的基础上，仅仅通过增加一路瞬态共模干扰抑制电路，和改变电阻RP/RN的阻值，来提高整个数字隔离器的瞬态共模抑制能力，本发明有着变化小，容易实现的优势。
3）本发明极大改善数字隔离器的瞬态共模抑制能力，使得其可以在嘈杂的环境中使用，减少其误码率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1是本发明的原理框图；
图2是本发明偏置电路的电路图；
图3是本发明共模变化检测电路的电路图；
图4是传统数字隔离器的原理框图。
具体实施方式
如图1所示，本发明公开了一种高瞬态共模抑制的隔离器接收端输入电路，包括依次电连接的一对差分高压隔离电容、直流共模偏置电路和瞬态共模干扰抑制电路，直流共模偏置电路包括一对偏置电阻和一个偏置电路，瞬态共模干扰抑制电路包括一对共模偏置电阻和一个共模变化检测电路，一对偏置电阻连接在一对差分高压隔离电容和偏置电路之间，一对共模偏置电阻的一端与共模变化检测电路输出端VB2相连，共模变化检测电路的输入端分别与输出信号高电平RXINP2和输出信号低电平RXINN2相连，一对共模偏置电阻的另一端分别与输出信号高电平RXINP2和输出信号低电平RXINN2相连。
高瞬态共模抑制的隔离器接收端输入电路的输入信号高电平RXINP，高瞬态共模抑制的隔离器接收端输入电路的输入信号低电平RXINN；高瞬态共模抑制的隔离器接收端输入电路的输出信号高电平RXINP2，也是后级放大器的输入信号高电平；高瞬态共模抑制的隔离器接收端输入电路的输出信号低电平RXINN2，也是后级放大器的输入信号低电平。
一对差分高压隔离电容包括第二差分正电容CISO2P和第二差分负电容CISO2N，第二差分正电容CISO2P的正端与输入信号高电平RXINP相连，第二差分正电容CISO2P的负端与输出信号高电平RXINP2相连，第二差分负电容CISO2N正端与输入信号低电平RXINN相连，第二差分负电容CISO2N负端与输出信号低电平RXINN2相连。
一对偏置电阻包括第四偏置电阻R1P和第五偏置电阻R1N，第四偏置电阻R1P的正输入端与输出信号高电平RXINP2相连，第四偏置电阻R1P的负输入端与偏置电路输出VB1相连，第五偏置电阻R1N正输入端与输出信号低电平RXINN2相连，第五偏置电阻R1N的负输入端与偏置电路输出VB1相连。
共模偏置电阻包括第一共模偏置电阻R2P和第二共模偏置电阻R2N，第一共模偏置电阻R2P的正输入端与输出信号高电平RXINP2相连，第一共模偏置电阻R2P的负输入端与共模变化检测电路输出端VB2相连，第二共模偏置电阻R2N的正输入端与输出信号低电平RXINN2相连，第二共模偏置电阻R2N的负输入端与共模变化检测电路输出端VB2相连。
如图2所示，偏置电路包括第一偏置电阻RB1、第二偏置电阻RB2、第三偏置电阻RB3、第一偏置P型晶体管MB1和第二偏置N型晶体管MB2，第一偏置P型晶体管MB1的漏极连接GND，第一偏置P型晶体管MB1的源极与偏置电路输出VB1相连，第一偏置P型晶体管MB1的栅极与电阻偏置电压VRB1相连，第二偏置N型晶体管MB2的漏极与电源VDD相连，第二偏置N型晶体管MB2的源极与偏置电路输出VB1相连，第二偏置N型晶体管MB2的栅极与电阻偏置电压VRB2相连，第一偏置电阻RB1的正端与电阻偏置电压VRB1相连，第一偏置电阻RB1的负端连接GND，第二偏置电阻RB2的正端与电阻偏置电压VRB2相连，第二偏置电阻RB2的负端与电阻偏置电压VRB1相连，第三偏置电阻RB3的正端与电源VDD相连，第三偏置电阻RB3的负端与电阻偏置电压VRB2相连。其中，电阻偏置电压VRB1和电阻偏置电压VRB2为电阻分压生成的偏置。
如图3所示，共模变化检测电路包括第一N型晶体管M1、第二N型晶体管M2、第三N型晶体管M3、第四N型晶体管M4、第五N型晶体管M5、第六N型晶体管M6、第七N型晶体管M7、第八N型晶体管M8、第九P型晶体管M9、第一电阻R1、第二电阻R2和第三电阻R3，第一N型晶体管M1的栅极与输出信号高电平RXINP2相连，第一N型晶体管M1的漏极和第二N型晶体管M2的漏极均与第四N型晶体管M4的栅极相连，第一N型晶体管M1的源极和第二N型晶体管M2的源极均与第六N型晶体管M6的漏极相连，第二N型晶体管M2的栅极与输出信号低电平RXINN2相连，第六N型晶体管M6的栅极与电流源IB相连，第六N型晶体管M6的源极连接GND，第五N型晶体管M5的栅极与漏极均与电流源IB相连，第五N型晶体管M5的源极连接GND，第三N型晶体管M3的栅极与参考电压VREF相连，第三N型晶体管M3的源极与第七N型晶体管M7的漏极相连，第三N型晶体管M3的漏极与第九P型晶体管M9的栅极相连，第七N型晶体管M7的栅极与电流源IB相连，第七N型晶体管M7的源极连接GND，第四N型晶体管M4的漏极与电源VDD相连，第四N型晶体管M4的栅极与第一电阻R1的负端相连，第一电阻R1的正端和第四N型晶体管M4的漏极均与电源VDD相连，第四N型晶体管M4的源极和第九P型晶体管M9的漏极均与共模变化检测电路输出端VB2相连，第九P型晶体管M9的源极与电源VDD相连，第八N型晶体管M8的漏极与共模变化检测电路输出端VB2相连，第八N型晶体管M8的栅极与电流源IB相连，第八N型晶体管M8的源极连接GND，第二电阻R2的正端与电源VDD相连，第二电阻R2的负端与第九P型晶体管M9的栅极相连，第三电阻R3的正端与第六N型晶体管M6的漏极相连，第三电阻R3的负端与第七N型晶体管M7的漏极相连。
本发明一种高瞬态共模抑制的隔离器接收端输入电路，在传统数字隔离器（图4）的架构基础上，做出了如下改变：
1、在传统的隔离器接收端输入电路（高压隔离电容CISO2P/CISO2N、电阻RP/RN与偏置电路组成）的基础上，增加了由共模变化检测电路、第一共模偏置电阻R2P和第二共模偏置电阻R2N构成的瞬态共模干扰抑制电路。
2、为了保持隔离器接收端输入电路的输入信号RXINP2/RXINN2的差分摆幅一致，将电阻RP/RN的阻值调节为R1P/R1N，使得RP=R1P//R2P，RN=R1N//R2N。
设计中首先可以确定的是传统数字隔离器中电阻RP/RN的阻值，再根据瞬态共模干扰抑制电路的影响权重，确定第四偏置电阻R1P和第五偏置电阻R1N，即R1P/R1N的比值，以及第一共模偏置电阻R2P和第二共模偏置电阻R2N，即R2P/R2N的比值，从而得到各自的阻值。
第三电阻R3可以使共模变化检测电路检测范围更宽且更加线性，而由于仅仅通过第一电阻R1和第四N型晶体管M4对共模变化检测电路输出端VB2进行充电，速度过慢，无法实时反应突发共模信号的变化，因此增加包含第九P型晶体管M9在内的充电通路。
瞬态共模干扰抑制电路的工作原理是，当共模变化检测电路检测到RXINP2/RXINN2的共模电压变大时，共模变化检测电路输出端VB2的电压减小，共模变化检测电路输出端VB2再通过电阻R2P/R2N减小RXINP2/RXINN2的共模电压。
相反的，当共模变化检测电路检测到RXINP2/RXINN2的共模电压减小时，共模变化检测电路输出端VB2的电压增大，共模变化检测电路输出端VB2再通过以及第一共模偏置电阻R2P和第二共模偏置电阻R2N，即R2P/R2N的比值增大RXINP2/RXINN2的共模电压。
而对于RXINP2/RXINN2的差分信号而言，传输到共模变化检测电路输出端VB2的差分信号几乎为0，因此瞬态共模干扰抑制电路不会产生差分信号差损，减少误码率。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种高瞬态共模抑制的隔离器接收端输入电路，其特征在于：包括依次电连接的一对差分高压隔离电容、直流共模偏置电路和瞬态共模干扰抑制电路，直流共模偏置电路包括一对偏置电阻和一个偏置电路，瞬态共模干扰抑制电路包括一对共模偏置电阻和一个共模变化检测电路，一对偏置电阻连接在一对差分高压隔离电容和偏置电路之间，一对共模偏置电阻的一端与共模变化检测电路输出端VB2相连，共模变化检测电路的输入端分别与输出信号高电平RXINP2和输出信号低电平RXINN2相连，一对共模偏置电阻的另一端分别与输出信号高电平RXINP2和输出信号低电平RXINN2相连；共模变化检测电路包括第一N型晶体管M1、第二N型晶体管M2、第三N型晶体管M3、第四N型晶体管M4、第五N型晶体管M5、第六N型晶体管M6、第七N型晶体管M7、第八N型晶体管M8、第九P型晶体管M9、第一电阻R1、第二电阻R2和第三电阻R3，第一N型晶体管M1的栅极与输出信号高电平RXINP2相连，第一N型晶体管M1的漏极和第二N型晶体管M2的漏极均与第四N型晶体管M4的栅极相连，第一N型晶体管M1的源极和第二N型晶体管M2的源极均与第六N型晶体管M6的漏极相连，第二N型晶体管M2的栅极与输出信号低电平RXINN2相连，第六N型晶体管M6的栅极与电流源IB相连，第六N型晶体管M6的源极连接GND，第五N型晶体管M5的栅极与漏极均与电流源IB相连，第五N型晶体管M5的源极连接GND，第三N型晶体管M3的栅极与参考电压VREF相连，第三N型晶体管M3的源极与第七N型晶体管M7的漏极相连，第三N型晶体管M3的漏极与第九P型晶体管M9的栅极相连，第七N型晶体管M7的栅极与电流源IB相连，第七N型晶体管M7的源极连接GND，第四N型晶体管M4的漏极与电源VDD相连，第四N型晶体管M4的栅极与第一电阻R1的负端相连，第一电阻R1的正端和第四N型晶体管M4的漏极均与电源VDD相连，第四N型晶体管M4的源极和第九P型晶体管M9的漏极均与共模变化检测电路输出端VB2相连，第九P型晶体管M9的源极与电源VDD相连，第八N型晶体管M8的漏极与共模变化检测电路输出端VB2相连，第八N型晶体管M8的栅极与电流源IB相连，第八N型晶体管M8的源极连接GND，第二电阻R2的正端与电源VDD相连，第二电阻R2的负端与第九P型晶体管M9的栅极相连，第三电阻R3的正端与第六N型晶体管M6的漏极相连，第三电阻R3的负端与第七N型晶体管M7的漏极相连。
2.根据权利要求1所述的一种高瞬态共模抑制的隔离器接收端输入电路，其特征在于：偏置电路包括第一偏置电阻RB1、第二偏置电阻RB2、第三偏置电阻RB3、第一偏置P型晶体管MB1和第二偏置N型晶体管MB2，第一偏置P型晶体管MB1的漏极连接GND，第一偏置P型晶体管MB1的源极与偏置电路输出VB1相连，第一偏置P型晶体管MB1的栅极与电阻偏置电压VRB1相连，第二偏置N型晶体管MB2的漏极与电源VDD相连，第二偏置N型晶体管MB2的源极与偏置电路输出VB1相连，第二偏置N型晶体管MB2的栅极与电阻偏置电压VRB2相连，第一偏置电阻RB1的正端与电阻偏置电压VRB1相连，第一偏置电阻RB1的负端连接GND，第二偏置电阻RB2的正端与电阻偏置电压VRB2相连，第二偏置电阻RB2的负端与电阻偏置电压VRB1相连，第三偏置电阻RB3的正端与电源VDD相连，第三偏置电阻RB3的负端与电阻偏置电压VRB2相连。
3.根据权利要求2所述的一种高瞬态共模抑制的隔离器接收端输入电路，其特征在于：一对差分高压隔离电容包括第二差分正电容CISO2P和第二差分负电容CISO2N，第二差分正电容CISO2P的正端与输入信号高电平RXINP相连，第二差分正电容CISO2P的负端与输出信号高电平RXINP2相连，第二差分负电容CISO2N正端与输入信号低电平RXINN相连，第二差分负电容CISO2N负端与输出信号低电平RXINN2相连。
4.根据权利要求3所述的一种高瞬态共模抑制的隔离器接收端输入电路，其特征在于：一对偏置电阻包括第四偏置电阻R1P和第五偏置电阻R1N，第四偏置电阻R1P的正输入端与输出信号高电平RXINP2相连，第四偏置电阻R1P的负输入端与偏置电路输出VB1相连，第五偏置电阻R1N正输入端与输出信号低电平RXINN2相连，第五偏置电阻R1N的负输入端与偏置电路输出VB1相连。
5.根据权利要求4所述的一种高瞬态共模抑制的隔离器接收端输入电路，其特征在于：共模偏置电阻包括第一共模偏置电阻R2P和第二共模偏置电阻R2N，第一共模偏置电阻R2P的正输入端与输出信号高电平RXINP2相连，第一共模偏置电阻R2P的负输入端与共模变化检测电路输出端VB2相连，第二共模偏置电阻R2N的正输入端与输出信号低电平RXINN2相连，第二共模偏置电阻R2N的负输入端与共模变化检测电路输出端VB2相连。
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Denomination of invention: A high transient common mode suppression isolator receiver input circuit

Granted publication date: 20220920

Pledgee: Bank of Nanjing Jiangbei District branch of Limited by Share Ltd.

Pledgor: Yisiyuan semiconductor Nanjing Co.,Ltd.

Registration number: Y2024980015816