CN114823707A - 半导体装置及其制造方法 - Google Patents

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Abstract

本申请涉及半导体装置及其制造方法。一种用于制造半导体装置的方法包括：形成包括互连件的下部结构；形成联接到互连件的第一接触插塞；在第一接触插塞和下部结构之上形成介电层和牺牲层的交替层叠物。该方法还包括：形成贯穿交替层叠物并暴露第一接触插塞的开口；在开口中形成包括空隙的牺牲插塞；通过蚀刻牺牲插塞的一部分来形成暴露第一接触插塞的接触孔；以及在接触孔中形成第二接触插塞。

Description

半导体装置及其制造方法
技术领域
本公开的一些实施方式涉及半导体装置，并且更具体地，涉及垂直半导体装置和用于制造垂直半导体装置的方法。
背景技术
诸如三维(3D)NAND存储器装置之类的半导体装置具有其中多个存储器单元通过用存储器层覆盖垂直沟道而在垂直沟道的方向上布置的结构。
发明内容
本公开的一些实施方式涉及具有提高的可靠性的半导体装置以及用于制造半导体装置的方法。
根据本公开的实施方式，一种用于制造半导体装置的方法包括：形成包括互连件的下部结构；形成联接到互连件的第一接触插塞；在第一接触插塞和下部结构之上形成介电层和牺牲层的交替层叠物；形成贯穿交替层叠物并暴露第一接触插塞的开口；在开口中形成包括空隙的牺牲插塞；通过蚀刻牺牲插塞的一部分来形成暴露第一接触插塞的接触孔；以及在接触孔中形成第二接触插塞。
根据本公开的另一实施方式，一种用于制造半导体装置的方法包括：在包括互连件的下部结构之上形成包括第一接触插塞的源极结构，其中第一接触插塞联接到互连件；在第一接触插塞和源极结构之上形成介电层和牺牲层的交替层叠物；形成贯穿交替层叠物的一部分的垂直沟道结构；形成与垂直沟道结构间隔开、贯穿交替层叠物并且联接到第一接触插塞的嵌有空隙的牺牲插塞；用栅电极替换牺牲层的一部分以围绕垂直沟道结构；通过蚀刻嵌有空隙的牺牲插塞的一部分来形成暴露第一接触插塞的接触孔；形成暴露栅电极的边缘的焊盘接触孔；在接触孔中形成接触插塞；以及在焊盘接触孔中形成栅极接触插塞。
根据本公开的又一实施方式，一种用于制造半导体装置的方法包括：在包括互连件的下部结构之上形成包括第一接触插塞的源极结构，其中第一接触插塞联接到互连件；在第一接触插塞和源极结构之上形成介电层和牺牲层的交替层叠物；形成贯穿交替层叠物的垂直沟道结构；形成暴露第一接触插塞的孔型开口和与孔型开口相邻设置的线型开口，孔型开口和线型开口与垂直沟道结构间隔开并且贯穿交替层叠物；在孔型开口中形成嵌有空隙的牺牲插塞；用无空隙的支撑件填充线型开口；用栅电极替换牺牲层的一部分以围绕垂直沟道结构；通过蚀刻嵌有空隙的牺牲插塞的一部分来形成暴露第一接触插塞的接触孔；形成暴露栅电极的边缘的焊盘接触孔；在接触孔中形成接触插塞；以及在焊盘接触孔中形成栅极接触插塞。
根据本公开的又一实施方式，一种半导体装置包括：包括互连件的下部结构；在下部结构之上的源极接触结构；第一接触插塞，其联接到互连件并且贯穿源极接触结构；第一交替层叠物，其位于第一接触插塞之上并包括交替层叠的第一介电层和栅极水平介电层；第二交替层叠物，其位于与第一交替层叠物相邻并且包括交替层叠的第二介电层和栅电极；在第一交替层叠物和第二交替层叠物之间的无空隙的线型支撑件；第二接触插塞，其联接到第一接触插塞并且贯穿无空隙的线型支撑件之间的第一交替层叠物；围绕第二接触插塞的侧壁的共形侧壁衬垫(liner)；以及栅极接触插塞，其联接到第二交替层叠物的栅电极的边缘。
附图说明
图1是例示根据本公开的实施方式的半导体装置的布局图。
图2A是沿着图1中所示的线A-A’截取的截面图。
图2B是沿着图1中所示的线B-B’截取的截面图。
图2C是沿着图1中所示的线C-C’截取的截面图。
图3至图21是例示根据本公开的实施方式的用于制造半导体装置的方法的图。
具体实施方式
下面将参照附图更详细地描述本公开的一些实施方式。然而，本教导可以以不同形式实施并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本领域技术人员将能够实现本公开。贯穿本公开，贯穿各种附图和实施方式，相似的附图标记指代相似的部件。
附图不一定按比例绘制，并且在一些情况下，比例可能被夸大以便清楚地例示实施方式的特征。当第一层被称为在第二层“上”或在基板“上”时，它不仅指代第一层直接形成在第二层或基板上的情况，而且指代第三层存在于第一层与第二层或基板之间。
图1是例示根据实施方式的半导体装置100的布局图。图2A是沿着图1中所示的线A-A’截取的截面图。图2B是沿着图1中所示的线B-B’截取的截面图。图2C是沿着图1中所示的线C-C’截取的截面图。
参照图1和图2A至图2C，半导体装置100可以包括设置在半导体基板101之上的下部结构100L。下部结构100L可以包括晶体管(未示出)和互连件102。晶体管可以包括例如NMOSFET、PMOSFET、CMOSFET等。可以用层间介电层103覆盖晶体管和互连件102。下部结构100L可以用作用于操作包括在存储器装置中的存储器单元的电路。下部结构100L可以被称为外围电路部分。半导体装置100可以包括垂直NAND。
源极结构110可以形成在下部结构100L之上。源极结构110可以包括源极导电层111和113，以及位于源极导电层111和113之间的源极水平接触层112。源极导电层111和113以及源极水平接触层112可以包括半导体材料。源极水平接触层112可以掺杂有诸如磷、砷、硼等的导电杂质。例如，源极水平接触层112可以包括磷掺杂的多晶硅。根据另一实施方式，源极水平接触层112可以掺杂有非导电杂质或者掺杂有导电杂质和非导电杂质。例如，源极水平接触层112可以包括掺杂有碳的多晶硅。根据另一实施方式，源极水平接触层112可以包括磷掺杂的多晶硅和碳掺杂的多晶硅的双层。源极导电层111和113以及源极水平接触层112可以包括多晶硅。
可以形成贯穿源极结构110的第一接触插塞114，并且可以在第一接触插塞114的侧壁上形成间隔物115。第一接触插塞114可以联接到下部结构100L的互连件102当中的至少一个。
上部结构120可以形成在源极结构110之上。上部结构120可以包括第一交替层叠物ON和第二交替层叠物OW。在第二交替层叠物OW中，介电层121和栅电极122可以在垂直方向D2上交替层叠。在第一交替层叠物ON中，介电层121和栅极水平介电层122R可以在垂直方向D2上交替层叠。第二交替层叠物OW可以包括两个端部，并且第一交替层叠物ON可以位于第二交替层叠物OW的端部之间。第二交替层叠物OW的两个端部可以是其中形成栅电极122的焊盘部分的区域。第二交替层叠物OW的高度和第一交替层叠物ON的高度可以相同。第二交替层叠物OW可以位于单元阵列区域AR中，并且第一交替层叠物ON可以位于接触区域CR中。接触区域CR可以包括其中形成有栅电极122的焊盘部分的区域。接触区域CR还可以包括其中形成有与互连件102联接的第一接触插塞114的区域。
可以形成贯穿上部结构120的多个支撑件131和131P。支撑件131和131P可以包括线型支撑件131和柱型支撑件131P。线型支撑件131可以形成在第二交替层叠物OW和第一交替层叠物ON的端部之间，并且线型支撑件131可以在第一方向D1上延伸。柱型支撑件131P可以在第二方向D2上贯穿第二交替层叠物OW的端部。第一交替层叠物ON可以位于线型支撑件131之间。
共形衬垫128L可以形成在线型支撑件131的侧壁上。线型支撑件131和柱型支撑件131P可以是无空隙的支撑件。
第二接触插塞153可以形成为贯穿第一交替层叠物ON。第二接触插塞153可以形成于第一接触插塞114之上。第一接触插塞114和第二接触插塞153可以由相同的材料形成。第一接触插塞114可以比第二接触插塞153具有更大的宽度。可以在第二接触插塞153的侧壁上形成共形侧壁衬垫128S。可以在共形侧壁衬垫128S之上形成非共形层126。非共形层126可以形成于最上的介电层121之上。
可以形成贯穿上部结构120的第二交替层叠物OW的多个沟道结构VC。沟道结构VC可以包括存储器层V1和沟道层V2。存储器层V1可以包括氧化物-氮化物-氧化物(ONO)结构。ONO结构可以包括氧化物、氮化物和氧化物的层叠物。存储器层V1可以包括阻挡层、电荷捕获层和隧道介电层的层叠物。阻挡层和隧道介电层可以包括氧化物，并且电荷捕获层可以包括氮化物。沟道层V2可以包括多晶硅层。根据另一实施方式，阻挡层可以包括高k材料，并且高k材料可以包括铝氧化物或铪氧化物。沟道层V2可以具有包含内部空间的圆柱形状。存储器层V1可以围绕沟道层V2的外壁。沟道结构VC还可以包括芯介电层V3。沟道层V2的内部空间可以完全填充有芯介电层V3。芯介电层V3可以包括硅氧化物或硅氮化物。尽管未例示，但还可以在芯介电层V3凹陷之后进一步形成联接到沟道层V2的上端的导电焊盘。栅电极122可以围绕沟道结构VC。沟道结构VC可以贯穿介电层121和栅电极122。
沟道结构VC的下侧壁可以联接到源极结构110。例如，沟道结构VC的沟道层V2可以直接联接到源极水平接触层112。存储器层V1可以被切割以用于沟道层V2和源极水平接触层112之间的直接接触。
栅电极122的端部可以是栅极焊盘部分并且它们可以形成为阶梯结构。栅电极122的端部可以分别联接到栅极接触插塞154。层间介电层150可以覆盖阶梯结构，并且栅极接触插塞154可以贯穿层间介电层150以联接到栅电极122的端部。柱型支撑件131P可以贯穿栅电极122的端部的阶梯结构。
源极水平接触层112可以联接到源极接触插塞142。密封层141可以形成在源极接触插塞142和第二交替层叠物OW之间。密封层141和源极接触插塞142可以填充垂直狭缝140。密封层141可以形成在垂直狭缝140的侧壁上，并且源极接触插塞142可以形成于密封层141之上。
图3至图21是例示根据实施方式的用于制造半导体装置的方法的示例的图。在图3至图21中，省略了除了半导体基板101、互连件102和层间介电层103之外的下部结构100L的结构。在图3至图21中，与图1至图2C中的附图标记相同的附图标记可以表示相同的组成元件。
参照图3，源极结构110可以形成在包括半导体基板101、互连件102和层间介电层103的下部结构100L之上。
半导体基板101可以包括硅基板、单晶硅基板、多晶硅基板、非晶硅基板、硅锗基板、单晶硅锗基板、多晶硅锗基板、碳掺杂的硅基板、其组合或其多层。半导体基板101还可以包括诸如锗之类的另一半导体材料。半导体基板101可以包括III/V族半导体基板，例如诸如GaAs之类的化合物半导体基板。半导体基板101可以包括绝缘体上硅(SOI)基板。尽管未示出，但是可以在半导体基板101之上形成包括栅电极的晶体管。
源极结构110可以具有其中牺牲源极层112B位于源极导电层111和113之间的多层结构。源极结构110还可以包括多个衬垫层112A和112C。衬垫层112A和112C可以位于源极导电层111和113与牺牲源极层112B之间。
源极导电层111和113以及牺牲源极层112B可以相对于衬垫层112A和112C具有蚀刻选择性。源极导电层111和113以及牺牲源极层112B可以包括半导体材料，并且衬垫层112A和112C可以包括介电材料。源极导电层111和113以及牺牲源极层112B可以包括多晶硅，并且衬垫层112A和112C可以包括硅氧化物。衬垫层112A和112C可以比源极导电层111和113以及牺牲源极层112B更薄。牺牲源极层112B可以具有与源极导电层111和113相同的厚度或者可以比源极导电层111和113更薄。
衬垫层112A和112C可以在去除随后的牺牲源极层112B的同时保护源极导电层111和113。
衬垫层112A和112C可以包括基于硅氧化物的材料。衬垫层112A和112C当中的至少一个衬垫层可以包括SiO2、SiCO或其组合。
参照图4，可以形成贯穿源极结构110的第一接触插塞114。为了形成第一接触插塞114，可以形成接触孔(未示出)以贯穿源极结构110和层间介电层103，然后可以用导电材料填充接触孔。第一接触插塞114可以包括钨。第一接触插塞114可以被称为“钨插塞”。例如，为了形成第一接触插塞114，可以沉积钨层，然后可以执行平坦化工艺。间隔物115可以形成在第一接触插塞114的侧壁上，并且间隔物115可以在形成第一接触插塞114之前形成在接触孔的侧壁上。
第一接触插塞114可以贯穿源极结构110以电连接到互连件102。
参照图5，上部结构120可以形成在第一接触插塞114之上。上部结构120可以包括其中电介质层121和牺牲层122’交替层叠的交替层叠物。上部结构120的高度可以大于源极结构110的高度。
介电层121和牺牲层122’可以由不同的材料形成。介电层121可以相对于牺牲层122’具有蚀刻选择性。介电层121可以包括硅氧化物，并且牺牲层122’可以包括硅氮化物。介电层121和牺牲层122’可以具有相同的厚度。介电层121和牺牲层122’可以比衬垫层112A和112C更厚，并且介电层121和牺牲层122’可以比源极导电层111和113更薄。
可以使用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成介电层121和牺牲层122’。根据另一实施方式，在介电层121当中，最下的介电层121和最上的介电层121可以形成为比其它介电层121更厚。
介电层121和衬垫层112A和112C可以由相同的材料形成。根据另一实施方式，衬垫层112A和112C可以相对于介电层121具有蚀刻选择性。
尽管未示出，但是在形成上部结构120之后，可以在上部结构120的接触区域的要形成焊盘部分的区域中形成阶梯结构(未示出)。
参照图6，沟道结构VC可以形成为贯穿上部结构120的单元阵列区域。沟道结构VC可以具有柱形状。沟道结构VC的下部可以延伸到源极结构110的内部。沟道结构VC的下部可以不贯穿源极结构110的源极导电层111。
沟道结构VC可以包括存储器层V1和沟道层V2。存储器层V1可以包括ONO结构。ONO结构可以包括氧化物、氮化物和氧化物的层叠物。存储器层V1可以包括阻挡层、电荷捕获层和隧道介电层的层叠物。阻挡层和隧道介电层可以包括氧化物，并且电荷捕获层可以包括氮化物。沟道层V2可以包括多晶硅层。根据另一实施方式，阻挡层可以包括高k材料，并且高k材料可以包括铝氧化物或铪氧化物。
沟道层V2可以具有包含内部空间的圆柱形状。存储器层V1可以围绕沟道层V2的外壁。
沟道结构VC还可以包括芯介电层V3。沟道层V2的内部空间可以完全填充有芯介电层V3。芯介电层V3可以包括硅氧化物或硅氮化物。尽管未示出，但是可以在芯介电层V3凹陷之后进一步形成联接到沟道层V2的上端的导电焊盘。
参照图7，多个上水平开口123、124和125可以形成在上部结构120的接触区域中。上水平开口123、124和125可以包括第一上水平开口123、第二上水平开口124和第三上水平开口125。从顶视图的角度看，第一上水平开口123可以是孔型开口，并且第二上水平开口124和第三上水平开口125可以是具有多个分支的线型开口。第一上水平开口123可以位于第二上水平开口124和第三上水平开口125之间。第一上水平开口123可以暴露第一接触插塞114的上表面。
为了形成上水平开口123、124和125，可以蚀刻上部结构120。
参照图8，可以在上水平开口123、124和125之上形成非共形层126’。非共形层126’可以包括悬垂(overhang)127’，并且非共形层126’可以不填充上水平开口123、124和125。非共形层126’可以由具有较差的阶梯覆盖的材料形成。非共形层126’可以包括氧化物，并且具有较差的阶梯覆盖的氧化物可以包括通过等离子体化学气相沉积方法沉积的硅氧化物。非共形层126’可以包括等离子体增强正硅酸乙酯(PETEOS)。
参照图9，共形层128’可以形成在非共形层126’之上。共形层128’可以由具有良好的阶梯覆盖的材料形成。例如，共形层128’的材料可以比非共形层126’的材料具有更好的阶梯覆盖。共形层128’可以通过原子层沉积(ALD)方法形成。共形层128’可以包括氧化物，例如通过ALD方法沉积的硅氧化物。
在形成共形层128’之后，上水平开口123、124和125可以单独地包括空隙129’。空隙129’可以在共形层128’的沉积期间通过非共形层126’的悬垂127’而形成。共形层128’可以是嵌有空隙的硅氧化物。空隙129’的尺寸可以足够大以防止空隙129’在形成随后的接触孔151时保持闭合。
参照图10，共形层128’和非共形层126’可以被平坦化。即使在共形层128’和非共形层126’的平坦化之后，上水平开口123、124和125中的每一个也可以包括空隙129’。经平坦化的共形层128和经平坦化的非共形层126可以具有相同高度的顶表面。由于非共形层126’的平坦化，可以降低悬垂127’的高度，并且高度降低的悬垂127可以覆盖上水平开口123、124和125的顶角。经平坦化的共形层128可以被称为牺牲支撑件。
参照图11，可以形成掩模层130。掩模层130可以选择性地暴露共形层128和非共形层126的上表面。掩模层130可以包括光刻胶图案。掩模层130可以包括相对于共形层128和非共形层126具有蚀刻选择性的硬掩模材料。掩模层130可以选择性地暴露第二上水平开口124和第三上水平开口125的共形层128和非共形层126，并且覆盖第一上水平开口123的共形层128和非共形层126。
参照图12，可以通过使用掩模层130来选择性地蚀刻形成在第二上水平开口124和第三上水平开口125中的共形层128和非共形层126。因此，第二上水平开口124和第三上水平开口125可以被部分地暴露。换句话说，共形衬垫128L可以保留在第二上水平开口124和第三上水平开口125中，并且可以使空隙129暴露。经暴露的空隙129可以简称为开放空隙。共形衬垫128L可以通过蚀刻共形层128形成并且可以覆盖第二上水平开口124和第三上水平开口125的侧壁和底表面。第一上水平开口123可以填充有共形层128和空隙129’。第一上水平开口123中的空隙129’可以简称为闭合空隙或嵌入的空隙。在使用掩模层130的蚀刻工艺期间，可以蚀刻最上的介电层121。
参照图13，在去除掩模层130之后，可以用线型支撑件131填充第二上水平开口124和第三上水平开口125，然后可以随后将线型支撑件131平坦化。线型支撑件131可以被平坦化直到暴露出非共形层126的上表面。
线型支撑件131可以填充第二上水平开口124和第三上水平开口125并且可以不填充第一上水平开口123。第一上水平开口123可以填充有共形层128并且可以包括闭合空隙129’。第二上水平开口124和第三上水平开口125的开放空隙129(参见图12)可以填充有线型支撑件131。
线型支撑件131可以是无空隙的线型支撑件，并且线型支撑件131可以被称为硅氧化物支撑件。根据另一实施方式，线型支撑件131可以包括相对于牺牲层122’具有蚀刻选择性的材料。线型支撑件131可以包括SiO2、SiCO、SiCN、SiBN或SiBCN。因为线型支撑件131是无空隙的，所以可以提高结构稳定性。线型支撑件131可以具有T形状。
尽管未示出，但是可以在形成线型支撑件131的同时形成图1的柱型支撑件131P。例如，如图7至图13所示，可以通过在形成第二上水平开口124和第三上水平开口125的同时形成要填充有柱型支撑件的孔型开口并然后执行后续工艺来形成柱型支撑件131P。柱型支撑件131P可以没有空隙。
如上所述，由非共形层126’和共形层128’形成的空隙129’可以用无空隙的支撑件131替换。
包括保留在第一上水平开口123中的闭合空隙129’的共形层128和非共形层126可以形成“嵌有空隙的牺牲插塞”。在下文中，它们可以被简称为“嵌有空隙的牺牲插塞126/128/129’”，并且嵌有空隙的牺牲插塞126/128/129’可以接触第一接触插塞114。嵌有空隙的牺牲插塞126/128/129’的非共形层126可以接触线型支撑件131。嵌有空隙的牺牲插塞126/128/129’的闭合空隙129’可以嵌入到共形层128中并且可以不接触第一接触插塞114。
参照图14，可以形成垂直狭缝140。垂直狭缝140可以形成为与沟道结构VC间隔开。可以通过蚀刻上部结构120形成垂直狭缝140，并且垂直狭缝140可以向下延伸到源极结构110的一部分。垂直狭缝140的底表面可以贯穿源极导电层113和衬垫层112C。用于形成垂直狭缝140的蚀刻工艺可以在牺牲源极层112B之上停止。根据另一实施方式，在形成垂直狭缝140时，牺牲源极层112B的上表面可以部分地凹陷。垂直狭缝140也可以被称为狭缝或沟槽。从顶视图的角度来看，垂直狭缝140可以具有沿一个方向延伸的线形状。垂直狭缝140可以具有垂直于下部结构100L的表面的高纵横比。
参照图15，可以形成源极水平开口112’。可以选择性地去除牺牲源极层112B以形成源极水平开口112’。
源极水平开口112’可以部分地暴露沟道结构130的下外壁。源极水平开口112’可以位于源极导电层111和113之间。源极水平开口112’可以不暴露第一接触插塞114。第一接触插塞114可以被间隔物115保护免受源极水平开口112’的影响。
源极水平开口112’的一部分可以暴露沟道结构VC的下外壁。源极水平开口112’可以具有围绕沟道结构VC的下外壁的环形形状。源极水平开口112’可以被称为源极水平气隙。
随后，可以选择性地去除衬垫层112A和112C。在去除衬垫层112A和112C的同时，可以去除沟道结构VC的部分。例如，可以去除存储器层V1的一部分以暴露沟道层V2的一部分。源极水平开口112’和沟道层V2可以直接接触。
参照图16，可以形成填充源极水平开口112’的源极水平接触层112。源极水平接触层112可以包括导电材料。源极接触层112可以包括多晶硅。源极水平接触层112可以掺杂有诸如磷、砷、硼等的导电杂质。例如，源极水平接触层112可以包括磷掺杂的多晶硅。根据另一实施方式，源极水平接触层112可以掺杂有非导电杂质或者掺杂有导电杂质和非导电杂质。例如，源极水平接触层112可以包括掺杂有碳的多晶硅。根据另一实施方式，源极水平接触层112可以包括磷掺杂的多晶硅和碳掺杂的多晶硅的双层。第一接触插塞114和源极水平接触层112可以通过间隔物115绝缘。源极水平接触层112和源极导电层111和113可以彼此接触。源极水平接触层112以及源极导电层111和113可以被称为源极水平层。
参照图17，可以选择性地去除上部结构120的牺牲层122’。因此，可以在介电层121之间形成横向凹陷122”。横向凹陷122”可以被称为横向气隙。横向凹陷122”和介电层121可以交替层叠。当牺牲层122’包括硅氮化物时，可以通过包括磷酸(H3PO4)的化学物质去除牺牲层122’。横向凹陷122”可以形成在单元阵列区域中，并且第一交替层叠物ON可以保留在接触区域中。在第一交替层叠物ON中，可以交替层叠介电层121和牺牲层122’。在用于形成横向凹陷122”的蚀刻工艺期间，由于支撑件131的存在，牺牲层122’的一部分可以不被去除。牺牲层122’的剩余部分可以被简称为栅极水平介电层122R。栅极水平介电层122R可以保留在支撑件131之间，并且栅极水平介电层122R和介电层121可以形成第一交替层叠物ON。当栅极水平介电层122R包含硅氮化物并且介电层121包含硅氧化物时，第一交替层叠物ON可以是硅氧化物与硅氮化物交替层叠的交替层叠物，并且第一交替层叠物ON可以位于线型支撑件131之间。
参照图18，可以形成栅电极122。栅电极122可以分别填充横向凹陷122”。介电层121和栅电极122可以形成第二交替层叠物OW。第二交替层叠物OW可以通过交替介电层121和栅电极122来层叠。第二交替层叠物OW的与第一交替层叠物ON相邻的部分可以由支撑件131支撑。
栅电极122可以包括低电阻材料。栅电极122可以由金属基材料形成。栅电极122可以包括金属、金属硅化物、金属氮化物或它们的组合。例如，金属可以包括镍、钴、铂、钛、钽或钨。金属硅化物可以包括镍硅化物、钴硅化物、铂硅化物、钛硅化物、钽硅化物或钨硅化物。栅电极122可以包括钛氮化物和钨的层叠物。
参照图17和图18，可以用栅电极122替换牺牲层122’。
参照图19，垂直狭缝140的侧壁可以被密封。垂直狭缝140的侧壁可以被密封层141密封。密封层141可以密封栅电极122的端部。密封层141可以密封介电层121的侧表面。密封层141可以密封源极导电层113的侧表面。密封层141可以包括基于硅氧化物的材料。密封层141可以包括低k常数材料。根据另一实施方式，密封层141可以包括对来自后续工艺的湿法蚀刻具有抗性的材料。密封层141可以包括SiCN、SiBCN、SiBN或其组合。
随后，源极接触插塞142可以形成在垂直狭缝140中。源极接触插塞142可以填充垂直狭缝140。源极接触插塞142可以包括含硅材料和含金属材料的层叠物，并且源极接触插塞142还可以包括在含硅材料和含金属材料之间的屏障材料。含硅材料可包括多晶硅，并且含金属材料可以包括钨。屏障材料可以包括钛氮化物。根据另一实施方式，源极接触插塞142可以由钨单独形成或者由多晶硅单独形成。
参照图20，可以形成层间介电层150。可以通过蚀刻层间介电层150以暴露第一上水平开口123的一部分并且继续蚀刻嵌有空隙的牺牲插塞126/128/129’的一部分来形成接触孔151。通过对共形层128进行部分蚀刻，共形侧壁衬垫128S可以保留在接触孔151的侧壁上，并且可以去除闭合空隙129’。共形侧壁衬垫128S的上端可以被非共形层126覆盖。
接触孔151可以暴露第一接触插塞114的上表面。
在形成接触孔151时，可以同时形成焊盘接触孔152。焊盘接触孔152可以暴露栅电极122的边缘部分。
如上所述，在本实施方式中，可以应用能够同时形成接触孔151和焊盘接触孔152的合并工艺。在针对接触孔151的蚀刻工艺期间，闭合空隙129’可以用来控制接触未打开的现象。换句话说，可以通过闭合空隙129’防止接触未打开。
作为比较示例，嵌有空隙的牺牲插塞126/128/129’可以不包括空隙129’和非共形层126，并且在这种情况下，牺牲插塞可以由氧化物共形层128单独形成。因此，在接触孔151的蚀刻工艺期间可以蚀刻所有的共形层128。然而，在比较示例中，可以在蚀刻共形层128时，蚀刻工艺可以被倾斜地执行，因此接触孔151由于倾斜的蚀刻而没有打开，这是接触未打开的现象。
参照图21，可以形成填充接触孔151的第二接触插塞153。第二接触插塞153可以包括金属基材料。第二接触插塞153可以包括钨。例如，为了形成第二接触插塞153，可以沉积钨层以填充接触孔151，然后可以执行诸如化学机械抛光(CMP)之类的平坦化。在形成第二接触插塞153时，可以同时形成栅极接触插塞154。栅极接触插塞154可以联接到栅电极122。
如上所述，本实施方式可以包括：在第一接触插塞114之上形成嵌有空隙的牺牲插塞126/128/129’；形成接触孔151以在蚀刻嵌有空隙的牺牲插塞126/128/129’的一部分的同时去除空隙129’；以及在接触孔151中形成第二接触插塞153。嵌有空隙的牺牲插塞126/128/129’的空隙129’可以被第二接触插塞153替换。
根据实施方式，因为同时形成接触孔和焊盘接触孔，所以可以简化工艺。
根据实施方式，因为在用于形成接触孔的蚀刻工艺中使用空隙，所以可以防止接触未打开。
根据实施方式，可以通过形成无空隙的支撑件来提高结构稳定性。
虽然已经针对特定实施方式描述了本教导，但是对于本领域技术人员来说将显而易见的是，在不脱离如所附权利要求中限定的本教导的精神和范围的情况下，可以对这些实施方式进行各种改变和修改。
相关申请的交叉引用
本申请要求于2021年1月29日提交的韩国专利申请No.10-2021-0013498的优先权，其全部内容通过引用并入本文。

Claims (26)

1.一种用于制造半导体装置的方法，该方法包括以下步骤：
形成包括互连件的下部结构；
形成联接到所述互连件的第一接触插塞；
在所述第一接触插塞和所述下部结构之上形成介电层和牺牲层的交替层叠物；
形成贯穿所述交替层叠物并暴露所述第一接触插塞的开口；
在所述开口中形成包括空隙的牺牲插塞；
通过蚀刻所述牺牲插塞的一部分来形成暴露所述第一接触插塞的接触孔；以及
在所述接触孔中形成第二接触插塞。
2.根据权利要求1所述的方法，其中，在所述开口中形成包括所述空隙的所述牺牲插塞的步骤包括以下步骤：
形成覆盖所述开口的顶角的非共形层；以及
在所述非共形层之上形成填充所述开口的共形层，其中，所述共形层形成有位于所述开口内部的空隙。
3.根据权利要求2所述的方法，其中，形成所述共形层的材料比形成所述非共形层的材料具有增加的阶梯覆盖。
4.根据权利要求2所述的方法，其中，所述非共形层包括第一氧化物并且所述共形层包括第二氧化物，其中，所述第二氧化物比所述第一氧化物具有增加的阶梯覆盖。
5.根据权利要求2所述的方法，其中，所述非共形层包括等离子体增强正硅酸乙酯PETEOS。
6.一种用于制造半导体装置的方法，该方法包括以下步骤：
在包括互连件的下部结构之上形成包括第一接触插塞的源极结构，其中，所述第一接触插塞联接到所述互连件；
在所述第一接触插塞和所述源极结构之上形成介电层和牺牲层的交替层叠物；
形成贯穿所述交替层叠物的一部分的垂直沟道结构；
形成与所述垂直沟道结构间隔开、贯穿所述交替层叠物并且联接到所述第一接触插塞的嵌有空隙的牺牲插塞；
用栅电极替换所述牺牲层的一部分以围绕所述垂直沟道结构；
通过蚀刻所述嵌有空隙的牺牲插塞的一部分来形成暴露所述第一接触插塞的接触孔；
形成暴露所述栅电极的边缘的焊盘接触孔；
在所述接触孔中形成接触插塞；以及
在所述焊盘接触孔中形成栅极接触插塞。
7.根据权利要求6所述的方法，其中，形成所述嵌有空隙的牺牲插塞的步骤包括以下步骤：
形成与所述垂直沟道结构间隔开、贯穿所述交替层叠物并暴露所述第一接触插塞的开口；
形成覆盖所述开口的顶角的非共形层；以及
在所述非共形层之上形成填充所述开口的共形层，其中，所述共形层形成有位于所述开口内部的空隙。
8.根据权利要求7所述的方法，其中，形成所述共形层的材料比形成所述非共形层的材料具有增加的阶梯覆盖。
9.根据权利要求7所述的方法，其中，所述非共形层包括第一氧化物并且所述共形层包括第二氧化物，其中，所述第二氧化物比所述第一氧化物具有增加的阶梯覆盖。
10.根据权利要求7所述的方法，其中，所述非共形层包括等离子体增强正硅酸乙酯PETEOS。
11.一种制造半导体装置的方法，该方法包括以下步骤：
在包括互连件的下部结构之上形成包括第一接触插塞的源极结构，其中，所述第一接触插塞联接到所述互连件；
在所述第一接触插塞和所述源极结构之上形成介电层和牺牲层的交替层叠物；
形成贯穿所述交替层叠物的垂直沟道结构；
形成暴露所述第一接触插塞的孔型开口和与所述孔型开口相邻设置的线型开口，所述孔型开口和所述线型开口与所述垂直沟道结构间隔开并且贯穿所述交替层叠物；
在所述孔型开口中形成嵌有空隙的牺牲插塞；
用无空隙的支撑件填充所述线型开口；
用栅电极替换所述牺牲层的一部分以围绕所述垂直沟道结构；
通过蚀刻所述嵌有空隙的牺牲插塞的一部分来形成暴露所述第一接触插塞的接触孔；
形成暴露所述栅电极的边缘的焊盘接触孔；
在所述接触孔中形成接触插塞；以及
在所述焊盘接触孔中形成栅极接触插塞。
12.根据权利要求11所述的方法，其中，在所述孔型开口中形成所述嵌有空隙的牺牲插塞的步骤包括以下步骤：
形成覆盖所述孔型开口的顶角的非共形层；以及
在所述非共形层之上形成填充所述孔型开口的共形层，其中，所述共形层形成有位于所述孔型开口内部的空隙。
13.根据权利要求12所述的方法，其中，形成所述共形层的材料比形成所述非共形层的材料具有增加的阶梯覆盖。
14.根据权利要求12所述的方法，其中，所述非共形层包括第一氧化物并且所述共形层包括第二氧化物，其中，所述第二氧化物比所述第一氧化物具有增加的阶梯覆盖。
15.根据权利要求12所述的方法，其中，所述非共形层包括等离子体增强正硅酸乙酯PETEOS。
16.根据权利要求11所述的方法，其中，在所述孔型开口中形成所述嵌有空隙的牺牲插塞以及用所述无空隙的支撑件填充所述线型开口的步骤包括以下步骤：
形成覆盖所述孔型开口的顶角和所述线型开口的顶角的非共形层；
形成在所述非共形层之上填充所述孔型开口和所述线型开口并且包括空隙的共形层；
从所述线型开口的顶角去除所述非共形层和所述共形层以暴露所述线型开口的空隙；以及
用支撑件材料填充所述线型开口的暴露的空隙。
17.根据权利要求16所述的方法，其中，所述非共形层和所述共形层中的每一个包括硅氧化物，
所述非共形层包括等离子体增强正硅酸乙酯PETEOS，并且
所述共形层包括通过原子层沉积ALD工艺形成的硅氧化物。
18.根据权利要求11所述的方法，其中，所述栅电极的边缘被形成为阶梯结构。
19.根据权利要求18所述的方法，该方法还包括以下步骤：
形成贯穿所述阶梯结构的多个柱型支撑件。
20.一种半导体装置，该半导体装置包括：
下部结构，所述下部结构包括互连件；
源极接触结构，所述源极接触结构在所述下部结构之上；
第一接触插塞，所述第一接触插塞联接到所述互连件并且贯穿所述源极接触结构；
第一交替层叠物，所述第一交替层叠物位于所述第一接触插塞之上并且包括交替层叠的第一介电层和栅极水平介电层；
第二交替层叠物，所述第二交替层叠物位于与所述第一交替层叠物相邻并且包括交替层叠的第二介电层和栅电极；
无空隙的线型支撑件，所述无空隙的线型支撑件在所述第一交替层叠物和所述第二交替层叠物之间；
第二接触插塞，所述第二接触插塞联接到所述第一接触插塞并且贯穿所述无空隙的线型支撑件之间的所述第一交替层叠物；
围绕第二接触插塞的侧壁的共形侧壁衬垫；以及
栅极接触插塞，所述栅极接触插塞联接到所述第二交替层叠物的所述栅电极的边缘。
21.根据权利要求20所述的半导体装置，该半导体装置还包括：
无空隙的柱型支撑件，所述无空隙的柱型支撑件在所述栅极接触插塞之间贯穿所述第二交替层叠物的所述栅电极的边缘。
22.根据权利要求21所述的半导体装置，其中，每个所述嵌有空隙的柱型支撑件包括共形衬垫和非共形层的层叠物。
23.根据权利要求22所述的半导体装置，其中，所述非共形层包括等离子体增强正硅酸乙酯PETEOS。
24.根据权利要求20所述的半导体装置，其中，所述栅极水平介电层和所述栅电极位于同一高度。
25.根据权利要求20所述的半导体装置，其中，所述栅极水平介电层包括硅氮化物，并且所述第一介电层和所述第二介电层包括硅氧化物。
26.根据权利要求20所述的半导体装置，其中，所述第一接触插塞、所述第二接触插塞和所述栅极接触插塞包括钨。
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