CN114788017A - 采用场电离的电子元件 - Google Patents

采用场电离的电子元件 Download PDF

Info

Publication number
CN114788017A
CN114788017A CN202080084984.XA CN202080084984A CN114788017A CN 114788017 A CN114788017 A CN 114788017A CN 202080084984 A CN202080084984 A CN 202080084984A CN 114788017 A CN114788017 A CN 114788017A
Authority
CN
China
Prior art keywords
contact
channel
doped semiconductor
gate
dopant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080084984.XA
Other languages
English (en)
Inventor
G·吉普森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pusai Kunteng Co
Original Assignee
Pusai Kunteng Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pusai Kunteng Co filed Critical Pusai Kunteng Co
Publication of CN114788017A publication Critical patent/CN114788017A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7606—Transistor-like structures, e.g. hot electron transistor [HET]; metal base transistor [MBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/7311—Tunnel transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/44—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements the complete device being wholly immersed in a fluid other than air
    • H01L23/445—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements the complete device being wholly immersed in a fluid other than air the fluid being a liquefied gas, e.g. in a cryogenic vessel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种操作双极晶体管的方法，所述双极晶体管具有源极、漏极以及电耦合到源极和漏极的沟道，所述方法包括：向电耦合到所述沟道的栅极施加偏压；响应于施加所述偏压而凭借场电离增加所述沟道的导电率；以及将电流从所述源极传导到所述漏极。

Description

采用场电离的电子元件
相关申请的交叉引用
本申请要求于2019年10月28日提交的标题为“利用场电离的电子元件(Electronic Components Employing Field Ionization)”的美国临时专利申请第62/926,976号的优先权，该美国临时专利申请公开内容通过引用其全部并入本文。
背景技术
掺杂的半导体结构已被广泛地用于半导体器件中。已经利用各种技术(包括离子注入和扩散工艺)将掺杂剂引入本征半导体材料中。随着掺杂的半导体器件的温度变化，该半导体器件中的离子化掺杂剂的分量和所得载流子密度随温度变化。在低温下，即低于特定掺杂剂的活化温度时，掺杂剂的电离可能不足以产生器件操作所需的载流子数量。这种在低温下载流子的缺乏被称为载流子“冻结(freeze-out)”。
因此，在低温下的操作可能导致常规半导体器件的不良性能。因此，本领域需要与低温下的二极管和晶体管的设计和操作有关的改进方法和系统。
发明内容
本发明实施例利用场电离来影响半导体器件操作。场电离根据命令逆转掺杂剂的低温冻结，其中在常规器件中该低温冻结将在低温下损害器件性能。利用这种场电离技术，以如本文更全面描述的那样实现包括双极“二极管”和“晶体管”的各种非线性电元件。
在一些实施例中，所提供的二极管和/或晶体管不仅能够实现通常与低温下的高温(例如，室温)操作相关联的性能(在各种器件架构中，包括常规CMOS电路)，而且与常规器件相比，能够提供在较低温度(例如，低温)下操作的益处，包括在较低电场或偏压下操作以及提供较大的子阈值斜率等。
发明人已经确定对支持量子计算、量子加密和量子通信以及其它领域中的应用的低温电子设备的需求日益增加。为了解决这些和其它需求，本发明实施例提供了新颖的器件结构和操作方法，其执行通常由低温电子器件中的二极管和晶体管提供的功能，但在性能和结构简化方面具有优势。
目前，常规CMOS电路依赖于低温电子设备。然而，常规CMOS二极管和晶体管的性能特性在低温下在通/断电阻比以及操作它们所需的功率和偏压方面受到限制。因此，可以使用基于本文描述的场电离的结构来代替或补充CMOS电路和p-n结。如本文所述，本发明实施例提供的器件可以包括具有与常规器件相比更少复杂度的器件架构，例如具有单个掺杂水平的单个半导体区。此外，如果适合特定应用，本发明实施例可以被设计成使得在低偏压下产生I-V曲线中的阈值。
本发明与传统技术相比具有许多益处。例如，本发明实施例提供了可以是双极的“二极管”和“晶体管”。利用本发明实施例，非常大的通/断比是可能的。此外，可以通过选择半导体器件的几何形状和/或掺杂电平来设计电流电平、偏压和通/断比。在一些实施例中，晶体管阈值电压可以很低且不受带隙限制，而该带隙是常规晶体管的特性限制。
此外，对于如本文所述制造和操作的晶体管，可以实现非常大的增益。可以通过使用例如适当的掺杂剂和基质材料来设计本文描述的二极管和晶体管的操作温度(例如，操作温度的范围，潜在地包括室温)。由于利用场电离技术，根据本发明实施例提供的器件能够以非常低的功率进行操作(例如，通过使用具有适当长度和宽度的低掺杂密度材料)，特别是因为在一些实施例中不需要依赖超导增益元件中使用的自加热。此外，本文描述的器件可以在非常低的偏压下操作(例如，通过使用小尺寸或容易电离的掺杂剂)，并且可以由高操作频率表征，同时利用兼容CMOS的简化设计。结合下面的文本和附图更详细地描述了本发明的这些和其它实施例及其许多优点和特征。
本发明的二极管和/或晶体管形式的实施例均适用于例如在低温下操作的电子电路。特别地，本文所述的电子器件适用于低温下的量子计算。作为示例，利用由本发明实施例提供的并结合具有集成加热元件的超导纳米线单光子检测器(superconductingnanowire single photon detector，SNSPD)的二极管和/或晶体管的逻辑元件是有用的，所述集成加热元件被电隔离但热耦合到超导纳米线。低温双极二极管可用于断开或接通集成的加热元件，这又导致超导纳米线从超导状态切换到非超导状态。此外，低温基于场电离的晶体管也可用于直接放大来自SNSPD的信号。
以下详细的描述连同附图将提供对所要求保护的本发明的性质和优点更好的理解。
附图说明
图1A是根据本发明实施例的低温双极二极管的简化示意图。
图1B是例示了设置在根据本发明实施例的低温恒温器中的图1A所示的低温双极二极管的简化示意图。
图2A是根据本发明实施例的具有测量电极的低温双极二极管的简化示意性平面图。
图2B是例示了根据本发明实施例的低温双极二极管的电流与所施加电场的关系图。
图2C是示出了图2B所示的数据范围的关系图。
图2D是例示了根据本发明实施例的低温双极二极管的每单位长度的电阻与所施加电场的关系图。
图3A是例示了根据本发明实施例的低温双极晶体管的简化平面示意图。
图3B是例示了根据本发明实施例的平行的多个低温双极晶体管的简化平面示意图。
图3C是例示了根据本发明实施例的处于第一操作条件的四端子双极晶体管的简化平面示意图。
图3D是例示了根据本发明实施例的电势随位置变化的简化关系图。
图3E是例示了根据本发明实施例的处于第二操作条件的四端子双极晶体管的简化平面示意图。
图3F是例示了根据本发明实施例的电势随位置变化的简化关系图。
图4是根据本发明可替代实施例的低温双极晶体管的简化截面示意图。
图5是根据本发明另一可替代实施例的低温双极晶体管的简化截面示意图。
图6A是例示了根据本发明实施例的低温双极晶体管的测试电极的简化平面示意图。
图6B是例示了图5A所示的低温双极晶体管的电流与所施加偏压的关系图。
图7A是例示了根据本发明实施例的n型低温双极二极管的电阻率与所施加偏压的关系图。
图7B是例示了根据本发明实施例的p型低温双极二极管的电阻率与所施加偏压的关系图。
图8是例示了根据本发明实施例的低温双极二极管的操作的简化流程图。
图9是例示了根据本发明实施例的低温双极晶体管的操作的简化流程图。
图10是例示了根据本发明实施例的操作双极晶体管的方法的简化流程图，该双极晶体管具有源极、漏极、电耦合到源极和漏极的沟道、以及栅极接触。
图11是例示了根据本发明实施例的操作晶体管的方法的简化流程图。
具体实施方式
根据本发明实施例，利用场电离来影响二极管和晶体管的操作。作为示例，提供了基于载流子的双极二极管，其使用载流子冻结和场电离原理以较低(例如，低温(cryogenic))温度提供双极、高度非线性电功能。作为另一示例，提供了多数载流子双极晶体管，其使用利用由场电离生成的载流子以较低(例如，低温)温度提供晶体管功能。在其它实施例中，这些器件以达到和超过室温的温度操作。
随着掺杂半导体的温度降低，掺杂剂将“冻结”，即，它们将变为中性的(未电离的)，并且半导体中的载流子浓度(也称为载流子密度)将显著下降。这在kT相对于掺杂剂电离能变低时发生，其中k是玻尔兹曼(Boltzmann)常数，T是温度。例如，硅中的稀硼(p型掺杂剂)、磷、锑和砷(n型掺杂剂)的电离能分别为45meV、45meV、39meV、和49meV。即使在液氮温度下，这些电离能也可导致显著的载流子冻结，从而导致掺杂的半导体材料变得绝缘。在高掺杂剂浓度下，由于掺杂剂的聚集，有效的电离能降低(例如参见Altermatt等人的《应用物理杂志》(100，113714(2006年))。因此，掺杂剂冻结的程度及其对温度的依赖性是掺杂剂密度的函数。掺杂剂的分布可以通过掺杂剂分布图(也称为掺杂分布图)来表征，其将掺杂剂浓度表征为位置的函数。因此，掺杂剂的分布可以理解为掺杂剂浓度随位置的变化。
被冻结的掺杂剂可以由电场电离。对于低温下的浅掺杂剂，可以主要通过载流子从掺杂剂离子产生的势阱出来(或进入势阱)的量子机械隧穿而发生电离。通过施加电场，载流子必须隧穿的势垒的高度和宽度减小，从而大大增加隧穿的概率。在较高温度下，可主要通过热活化的普尔-法兰克(Pool-Frenkel)过程使载流子逃逸离子电势，由此它们在围绕掺杂剂离子的势垒上方被热激发。此外，通过施加电场，必须被激发的势垒的高度减小。也就是说，掺杂剂离子的活化能通过电场降低。此外，在一些实施例中，对掺杂剂电离的影响可有助于场电离过程，因为电流流动将使已经冻结且尚被未场电离的掺杂剂的电离产生影响。此外，通过声子(phonon)的热活化可将掺杂剂激发至低于活化能的水平，并且与隧穿或普尔-法兰克过程配合，以两步过程提供热辅助场电离。与经由普尔-法兰克过程的电离以及隧道化过程的隧道化速率的预测有关的额外描述在Foty的《低温学(Crygenics)》(30，1056(1990年))中提供。
总体上，电离掺杂剂原子所需的电场将取决于掺杂剂原子、掺杂剂原子浓度和基质材料。半导体中的供体或受体离子可以被想象成产生可以被占用或未被占用的陷阱能级。由典型的硅中的掺杂剂原子(例如硼(受体)、砷(供体)或磷(供体))产生的陷阱能级在室温下大多数未被占据。换句话说，它们为相关带(band)贡献载流子(供体为导带贡献电子，而受体为价带贡献空穴)。这是因为kT在室温下约为25meV，其与这些掺杂剂的活化能(如上面讨论的硅中的约45meV)相当。在室温下，硅中的绝大多数电荷载流子来自有意引入的掺杂剂原子。这是因为在室温下硅中的本征载流子浓度仅为约1010cm-3。
由本发明实施例提供的基于场电离的晶体管和二极管涉及在没有施加场的情况下的低温下的掺杂剂原子“冻结”。换句话说，这些器件在通过使大多数载流子保留在阱中而降低载流子浓度的足够低的温度下操作。下面讨论操作温度和掺杂剂的活化能之间的关系。该讨论聚焦于供体和电子，但是该分析也可应用于受体/空穴。
对于具有费米子储层的热平衡中的阱：
Figure BDA0003682056800000051
(费米-狄拉克(Fermi-Dirac)统计) (1)
其中f＝阱被占据的概率(“电离分数”)，Etrap＝阱能级；EF＝储层费米水平；G＝水平简并性。
在本文所述的器件中，费米子储层只是在半导体中收集电子(或空穴)。
在零场，电子密度可以表示为：
Figure BDA0003682056800000052
(玻尔兹曼(Boltzmann)统计) (2)
其中NC(T)是状态的带边密度，EC是导点带边的能量。应当理解，使用玻尔兹曼统计对于本发明实施例是合适的，因为
Figure BDA0003682056800000053
合并这些方程得到：.
Figure BDA0003682056800000054
其中NC(T)是状态的导带边缘密度(其具有一些温度依赖性)，EA＝EC-Etrap是掺杂剂的活化能。因为基本上所有的载流子都来自掺杂剂的电离，
Figure BDA0003682056800000055
其中Ndop是掺杂剂原子的密度。因此，
Figure BDA0003682056800000056
Nc(T)、EA、g均已知用于标准材料，例如硅及其常见掺杂剂，因此该方程可根据EA和T求解n，其是用于针对给定活化能来“冻结”相当一部分的载流子的温度。典型地，kT小于EA或是EA的一定量级。在设计本文描述的器件时，将指定器件性能度量，例如，晶体管的通/断比，并且给定的器件特性，例如，随温度变化的迁移率，可以确定在没有施加场的情况下需要冻结的掺杂剂的数量或浓度，并且可以计算所需的掺杂剂密度。
因此，器件性能将取决于一种或多种掺杂剂、基质材料、掺杂剂浓度、操作温度、操作期间的电流密度范围、和器件结构。虽然根据低温操作描述了一些实施例，例如，在约4K、约10K和高达约30K的操作，但是本发明实施例不限于这些特定温度。在其它实施方式中，通过选择具有较高活化能、较低掺杂剂浓度等的较深水平的掺杂剂，所述器件可在较高温度(例如77K或更高(例如直至室温))下操作。如本领域技术人员知晓的，所述操作温度将是适用于器件结构(例如，二极管、晶体管等)、通/断比(其由具有/不具有所施加偏压的载流子浓度的比率驱动)、随温度变化的载流子迁移率等的函数。
在本文描述的器件中将冻结在零施加场的载流子(或掺杂剂)的分数将是器件特性和预期应用的函数。在一个实施例中，绝大多数载流子在没有施加场的情况下不被冻结(远大于99％)，从而能够实现高水平的设备操作。在其它实现方式中，根据具体应用，不冻结的载流子的数量将是变化的，例如仅90％，或者甚至50％。
在受益于较高的通/断比的应用中，掺杂的半导体区中的掺杂剂水平可采用较低的掺杂浓度，例如，约1×1016cm-3或约1×1017cm-3。可替代地，对于受益于较高电流密度的应用，掺杂的半导体区中的掺杂剂水平可采用较高的掺杂浓度，例如，约1×1018cm-3。
图1A是根据本发明实施例的低温双极二极管的简化示意图。低温双极二极管100包括：两个接触焊盘(接触焊盘110和接触焊盘120)，其电连接到掺杂的半导体区130。为了与掺杂的半导体区130形成欧姆接触，采用与接触焊盘110结合的欧姆接触区112，采用与接触焊盘120结合的另一欧姆接触区122。这些欧姆接触区可以是高掺杂的半导体区、硅化物等。
参见图1A，掺杂的半导体区130可以被定义为图案化的矩形带(如图1A所例示的)或其它几何形状。例如，掺杂的半导体区130可以是掺杂有硼、磷或砷的绝缘体上硅(silicon on insulator，SOI)的图案化的带，并且在每一端与欧姆接触区112和122接触。根据掺杂的半导体区和掺杂剂所选择的应用和材料，掺杂的半导体区130可以被掺杂为p型或n型，使得如上所述，在没有施加电场的情况下，掺杂剂离子在期望的操作温度附近冻结。换句话说，在操作温度下，半导体的费米能级接近掺杂剂能级，或者位于掺杂剂能级和相应的带边缘(即，针对n型的导带(conduction band)，针对p型的价带(valence band))之间。因此，在没有足够强的电场的情况下，大多数掺杂剂原子保持中性，并且半导体中的载流子浓度低，导致掺杂的半导体区中的高电阻率。
与支持电流流动的常规掺杂材料相比，低温双极二极管100由非线性行为表征，因为载流子浓度响应于所施加的电压偏置而改变，从而产生非线性的电流与所施加电压偏置的关系。
在一些实施例中，为了提供单极二极管，接触焊盘110或120中的一者可以是整流接触。在这种实现方式中，可以实现单方向的电流流动，以便提供传统的单极二极管功能。
应当理解，图1A所例示的低温双极二极管100能够对称地操作。也就是说，接触焊盘110或接触焊盘120可以用作二极管的阳极或阴极。因此，如果接触焊盘110相对于接触焊盘120以正电压偏置，则电流将从用作阴极的接触焊盘110流到用作阳极的接触焊盘120。可替代地，如果接触焊盘120相对于接触焊盘110以正电压偏置，则电流将从用作阴极的接触焊盘120流到用作阳极的接触焊盘110。因此，在掺杂的半导体区130中产生预定载流子浓度的场电离使得二极管能够根据操作电压以对称方式操作。随着掺杂的半导体区130的宽度增加，携带附加电流的能力随着载流子浓度的增加而成比例地增加。
图1B是例示了设置在根据本发明实施例的低温恒温器中的图1A所示的低温双极二极管的简化示意图。如图1B所例示的，低温双极二极管100由衬底140支撑，衬底140支撑低温双极二极管100。冷却块150热耦合到衬底140，并且衬底140和冷却块150都设置在低温恒温器160中。因此，通过利用图1B所例示的实施例，低温双极二极管100可以在低温温度(cryogenic temperature)下操作，如本文更全面地描述的。
图2A是根据本发明实施例的具有测量电极的低温双极二极管的简化示意性平面图。如下文更全面描述的，导致载流子冻结现象逆转的载流子的场电离可用于产生高度非线性、双极、“类似二极管”的电流-电压(I-V)特性。
图2A所例示的低温双极二极管能够以双极方式操作，其中第一接触214或第二接触244用作阳极，并且第二接触244或第一接触214用作阴极。与传统的单极二极管(例如，响应于施加的偏压而呈现正向偏置操作和响应于相反施加的偏压而呈现反向偏置操作的p-n结二极管)相比，本发明实施例提供了响应于载流子电离的双极操作，作为最初冻结在掺杂剂离子中的低温温度的操作的结果。
如图2A所例示的，使用四个接触或端子，两个外部接触用于将电压偏置施加到结构(并由此产生的场电离)，两个内部接触(其可被称为测量电极)用于测量由此产生的电压，参见图2A，接触214和接触244用于跨越掺杂的半导体区250施加电压偏置。由于接触214和244由有限的接触电阻表征，所以测量电极224和测量电极234用于测量在接触与掺杂的半导体区电接触的位置处的电压。为了在接触214和244处提供电压偏置，分别利用外部接触210和240以及引线212和242。对在测量电极224和234处存在的电压的测量分别利用外部接触220和230以及引线222和232进行，这样，电流很低，从而能够实现精确的电压测量。
根据低温双极二极管的操作温度和所需的电流密度范围，掺杂的半导体结构中使用的掺杂水平将根据具体应用而变化。例如，可以利用不同的掺杂剂(例如，硼、磷、砷、锑和镓、及其组合等)，并且可以利用不同的掺杂水平(例如，范围从约1×1015至约5×1018)。
图2B是例示了根据本发明实施例的低温双极二极管的电流与所施加电场的关系图。在图2B中，四端子器件类似于图2A所例示的，在4.2K下测量的，用硼掺杂到7.2×1017cm-3硅的掺杂的半导体区。通过外部接触来驱动电流，并在内部接触上测量所得电势。
电流-电压(I-V)特性表现出高度非线性行为，在所施加的场为0.3V/μm之前的电流可以忽略，并且所施加的场的电流的增加高于所施加的场。如上所述，随着电流开始流动，掺杂剂电离的影响可导致导电率的额外增加，以补充本文所述的场电离过程。因此，当与掺杂剂相互作用的电流由所施加的电场驱动时，一些实施方案可以利用这种碰撞电离作为场电离的形式。如以下参照图2D更全面地讨论的那样，随低温双极二极管的所施加电场变化的每单位长度的电阻示出了阈值行为，其中对于所施加电场的范围，每单位长度的电阻对所施加的电场由对数-对数图上的第一斜率(例如，基本上为零)表征。然后，随着作为场电离的结果的载流子浓度增加，单位长度的电阻对所施加的电场由对数-对数图上的第二斜率表征，其中单位长度的电阻随着所施加电场的增加而减小。在以该第二斜率表征的区域中的操作(其可被视为通过阈值和/或高于阈值的操作)可响应于场电离产生的载流子浓度的增加而使每单位电阻降低若干数量级。本领域普通技术人员将认识到许多变化、修改和替换。
图2C是示出了图2B所示的数据的范围的关系图。在图2C中，将I-V数据绘制为半对数图，其中电流轴以对数增长，所施加场轴以线性增长。在约0.1V/m的电场下，掺杂剂离子开始场电离。对于15μm长的器件，这种场电离产生约70mV/十倍频程(decade)的反斜率，这与在室温下操作的常规硅p-n结二极管相当。然而，该反斜率应与器件长度近似线性地呈比例，使得具有1.5μm长的器件被预测为具有约7mV/十倍频程的反斜率，其中较短的器件性能甚至更好。即使在低温下，这也将超过已证明的标准硅p-n结的性能。应当注意，在图2A所例示的器件中，该斜率在超过三十倍频程的电流范围内实现的。此外，在一些实施例中，作为场电离的结果，例如短器件和具有浅掺杂剂活化能、更陡或更高斜率的器件也是可能的。
如图2C所例示的，电流随施加场的变化大致上是指数级增加的，这是可以预期的，因为场电离产生随施加场变化的多数载流子中的大致上指数级的增加。应当注意，具有场的载流子的增加速率不是严格指数级的，并且函数关系取决于许多因素，包括支配操作的特定场电离机制。因此，尽管一些实施例说明电流大致呈指数级增长，但本发明不限于这种函数关系。根据本发明实施例，本文描述的器件的通/断电阻比可以达到或大于七十倍频程。这种大范围比传统的p-n结所能达到的通/断比大得多，其将在达到比其正向阈值电流密度高7个数量级的电流密度之前击穿。
图2D是例示了根据本发明实施例的低温双极二极管的每单位长度的电阻与所施加电场的关系图。在图2D中，针对沿着硅带施加的电场来绘制用硼掺杂到7.2×1017cm-3的硅区(即，硅带)的每单位长度的电阻(R/L)。在几个不同的温度(4.2K、10K和20K)下进行测量。对于不同长度的硅带获得了图中的数据，并且结果与该长度缩放无关。
在发生在0.1V/μm至0.6Vμm的跃迁下，随长度变化的电阻(R/L)独立于所施加的场并且相对较高，因为大多数载流子被冻结。在低场下冻结的载流子部分随着温度的降低而增加，例如在恒定施加场(例如0.001V/μm)下每长度的电阻减小。在每微米几十伏特下，由于掺杂剂的场电离，电阻在低温下急剧下降。在跃迁上，曲线接近类似的R/L值(约1×103)，因为达到了完全电离，并且迁移率在该范围内是温度的相对弱的函数。因此，通过在固定的环境温度下施加相对小的电场，对于合适的掺杂水平，应该能够实现随温度变化测量的R/L的多几十倍频程(例如，七十倍或更多的频程)变化。
图3A是例示了根据本发明实施例的低温双极晶体管的简化平面示意图。图3A中例示的低温双极晶体管300具有与结合图1A描述的低温双极二极管100中包括的元件类似的元件。以及关于图1A提供的描述这里也是适用的。此外，低温双极晶体管300可以耦合到衬底，该衬底可以热耦合到冷却块并且设置在低温恒温器中，如关于图1B中的低温双极二极管100所讨论的。结果，低温双极晶体管300可以在低温温度下操作，如本文更全面地描述的。
低温双极晶体管300包括两个接触，接触310和接触320，这两个接触电连接到掺杂的半导体区330。为了与掺杂的半导体区330形成欧姆接触，采用与接触310结合的欧姆接触区312，采用与接触320结合的另一欧姆接触区322。这些欧姆接触区可以是高掺杂的半导体区、硅化物等。如本文关于其它实施例所描述的，一些实施方式采用与整流接触(例如，肖特基接触的pn结)结合的欧姆接触，以实现整流功能。因此，除了两个欧姆接触之外，还可以采用一个欧姆接触和一个整流接触。
除了这些与图1A所例示的元件类似的元件之外，在低温双极晶体管300中使用两个附加电极，即第一栅极接触340和第二栅极接触342，以提供晶体管功能。参见图3A，第一栅极接触340和第二栅极接触342位于掺杂的半导体区330的相对侧。第一栅极接触340和第二栅极接触342沿着掺杂的半导体区330的预定长度延伸，所述预定长度是特定应用的函数。第一栅极接触340和第二栅极接触342是非接触电极，因为它们不直接与掺杂的半导体区电接触，并且用于施加垂直于掺杂的半导体区的场，该场选通掺杂的半导体区的导电率。
如图3A例示的，掺杂的半导体区沿着z方向延伸到该图的平面中。此外，第一栅极接触340和第二栅极接触342不仅沿着掺杂的半导体区330的长度延伸(即，在x方向上)，而且沿着z方向延伸到该图中的平面中。因此，尽管在图3A的平面中例示，应当理解，本发明实施例中也包括三维结构。在一些实施例中，掺杂的半导体区330可被认为具有邻近于第一栅极接触340的第一纵向表面(在x-z平面中)和邻近于第二栅极接触342的相对的第二纵向表面(在x-z平面中)。在这些实施例中，通过在第一栅极接触340(其设置成邻近于掺杂的半导体区330的第一纵向表面)和第二栅极接触342(其设置成邻近于掺杂的半导体区330的第二纵向表面)之间建立电场，可以跨越掺杂的半导体区建立电场。在这些实施例中，纵向表面是沿着掺杂的半导体区的长度(即，x方向)以及沿着垂直于该长度的方向延伸的表面。本领域普通技术人员将认识到许多变化、修改和替换。
应当注意，由第一栅极接触340和第二栅极接触342提供的场不要求所施加的偏压关于在接触310/320上的偏压之间的中间的电势对称。例如，如果接触320接地并且接触310被设置为电压V0，则第一栅极接触340上的电压不需要被设置为V0/2+Δ，而第二栅极接触342被设置为V0/2–Δ。例如，将第二栅极接触342设置为V0/2并且将第一栅极接触340上的电势提高到V0/2+Δ将具有优势。这种驱动配置可以特别适用于第一栅极接触340和第二栅极接触342沿着掺杂的半导体区330的长度偏离中心定位的情况。在一些实施方式中，当使器件“接通”时，第一栅极接触340和第二栅极接触342上的电势不对称地偏移。该操作模式可用于防止在第一栅极接触340和第二栅极接触342的左边缘或右边缘与相邻电极之间的间隙中沿着掺杂的半导体区330的长度的场以减小这些位置处的电流的方式减小。
因此，示出了导电率可变沟道332，其中通过向第一栅极接触340和第二栅极接触342施加偏压来控制沟道的导电率，这导致在导电率可变沟道332中最初冻结的载流子的场电离。因此，导电率可变沟道332可以在与载流子冻结有关的非导电状态、与通过场电离的载流子冻结现象的逆转有关的导电状态、以及变化的导电率的中间状态下操作。由于导电率可变沟道332的导电率由施加到非接触式第一栅极接触340和第二栅极接触342的所施加偏压控制，因此本发明实施例提供了类似晶体管的操作。
在图3A所例示的实施例中。与作为少数载流子器件的常规CMOS晶体管相比，低温双极晶体管300是多数载流子器件。作为示例，对于n沟道CMOS基于硅的晶体管，利用p型硅沟道，其中n型接触作为源极和漏极。将电势施加到浮动栅极以反转沟道中的载流子浓度，将少数载流子吸引到栅极，以产生连接n型源极和漏极的少数载流子沟道，其中少数载流子沟道具有与源极/漏极接触相同的符号。与这种常规操作相反，低温双极晶体管300具有源极和漏极接触(即，接触310和接触320)，它们具有相同的掺杂类型(即，n型或p型)，该掺杂类型对应于通过场电离产生的导电率可变沟道332中的载流子浓度，其中该场电离由施加到第一栅极接触340和第二栅极接触342(即，用与导电率可变沟道332相同的掺杂剂类型(n型或p型)掺杂的接触)的偏压产生。因此，在本发明实施例中实现了多数载流子器件。应当注意，虽然针对接触310和接触320采用了两个欧姆接触的情况的操作，如关于图3A所讨论的，但其它实施例可以利用整流接触作为两个接触中的一者。
因此，通过沿着具有欧姆接触的掺杂的半导体区330的长度的一部分在任一端添加电极(即，第一栅极接触340和第二栅极接触342)，低温双极晶体管300可以被认为是可以像晶体管那样操作的器件。与少数载流子器件相反，通过在非接触电极(即，第一栅极接触340和第二栅极接触342)之间施加电场，由于低温操作而冻结的带中的掺杂剂可以被电离。由横向场(即，图3A中的y方向)创建的载流子倾向于沿着掺杂的半导体区的侧面累积，以便筛选所施加的场。随后，掺杂的半导体区中增加的载流子浓度将使带的电阻降低，因此沿器件的长度(即，图3A中的x方向)施加偏压将导致接触310和接触320之间的电流增加。因此，非接触电极用作沿着掺杂的半导体区(其用作“沟道”)导电的“栅极”。因此，可以放大跨越非接触电极之间的窄间隙的相对小的偏压，以产生掺杂的半导体区的有效电阻的非常大的变化(即，许多数量级)。
应当注意，可以通过将第一栅极接触340或第二栅极接触342连接到固定电势(例如，地)来修改图3A所例示的四端子低温双极晶体管，以提供三端子器件。另外，可以去除栅极接触中的一者，以提供类似于具有一个栅极电极(并且有时是独立控制的体偏压)的晶体管的实现方式。
本文讨论的低温双极晶体管与常规CMOS晶体管之间的重要区别在于，所施加的偏压可以具有小于用于形成导电率可变沟道的材料的带隙的值。例如，如果导电率可变沟道是硅沟道，其带隙约为1.12eV(取决于温度)，则施加在硅沟道两端上的偏压可以显著地小于带隙。例如，给定位于第一栅极接触340和第二栅极接触342之间的材料与掺杂的半导体区330(其可以是具有薄尺寸或大介电常数的“栅极氧化物”的等价物)两端的可忽略的电势降，如果硅沟道的宽度为0.1μm，并且用于场电离的临界场为200mV/μm，则20mV的所施加的偏压将开始场电离硅沟道中的掺杂剂。因此，操作电压可以低于与CMOS器件相关的操作电压。
各种半导体材料可用作基质材料，以及各种掺杂剂种类。通过选择具有大电离能的基质材料和掺杂剂对，可以将操作温度提高到室温或更高。较大的电离能导致掺杂剂在室温(或更高)下冻结。作为示例，Ga是硅(Si)中的p型掺杂剂，其电离能为72meV。Ni(镍)和Cu(铜)是GaAs(砷化镓)中的p型掺杂剂，其活化能超过200meV。许多其它掺杂剂/基质对存在有跨越非常大范围的电离能。可替代地，可以选择具有低活化能的材料对以降低在低温下所需的电离场。作为示例，Sb(锑)，P(磷)和As(砷)是Ge(锗)中的n型掺杂剂，其电离能分别为9.6meV、12meV和13meV。
还可以选择电离的掺杂离子对迁移率影响较小的材料。当掺杂剂原子被场电离时，所得带电离子倾向于散射载流子并降低其迁移率。这种迁移率的降低可以部分抵消由于载流子浓度的增加而提高的导电率。为了使场电离时增加的导电率最大化，可以选择基质材料和掺杂剂种类以减少或最小化由电离的掺杂剂引起的载流子散射。这可以通过例如选择具有增加筛选的电离掺杂剂的材料(例如具有大介电常数的主体半导体)来实现。这将在场电离时提供更大的电阻变化(即，更大的通/断比)。
图3B是例示了根据本发明实施例的平行的多个低温双极晶体管345的简化平面示意图。如图3B所例示的，掺杂的半导体区370的阵列以掺杂的半导体区的平行阵列的形式设置在源极和漏极接触之间，其将响应于邻近掺杂的半导体区的非接触电极的定位而呈现类似晶体管的行为，以提供选通场。
使用多个掺杂的半导体区而不是单个掺杂的半导体区允许非接触电极上的低选通偏置，以提供足够的电场，同时仍然允许更大的电流。为了简单起见，掺杂的半导体区的所有正的非接触电极可以连接到公共电极，并且类似地，负的非接触电极可以电连接。可替代地，可以独立地控制非接触电极上的偏压，以提供对接触之间的净传导的更精细的控制或传导的阶梯状控制。此外，另一实施例可以利用具有不同宽度的平行的掺杂半导体区。最宽的掺杂的半导体区将实现对净电流的粗略控制，而较窄的掺杂的半导体区将实现对净电流的精细控制。本领域普通技术人员将认识到许多变化、修改和替换。
图3B所例示的多个低温双极晶体管利用掺杂的半导体区370a、370b、370c和370n连同正的非接触电极372a至372n以及负的非接触电极374a至374n来提供使用这些正和负非接触电极所产生的选通场。为了清楚起见，未示出到正的非接触电极372a至372n和负的非接触电极374a至374n的电引线。源极接触352a、352b、352c至352n连接至第一平行接触350。漏极接触362a、362b、362c至362n连接到第二平行接触360。另外，如本文所述的，三个端子实现方式(例如，一个栅电极)也包括在本发明的范围内，并且可以实现为关于平行掺杂的半导体区。此外，包括其中所有正的非接触电极372a至372n电连接和/或所有负的非接触电极374a至374n电连接的四端子实现方式。
除了图3B中所示的并列操作的多个低温双极晶体管的平面图实现方式，还可以实现多个低温双极晶体管，使得3B是侧视图，其中非接触电极延伸到该图的平面中，例如，作为堆叠的膜。因此，可以实现其中非接触电极具有等于掺杂的半导体区厚度的厚度的实现方式以及其中非接触电极的厚度大于掺杂的半导体区厚度的架构。
图3C是例示了根据本发明实施例的处于第一操作条件的四端子双极晶体管的简化平面示意图。图3D是例示了根据本发明实施例的电势随位置变化的简化关系图。参见图3C，实现了这样的操作模式，其中在接触310和接触320之间施加足够大的偏压Von，以对掺杂的半导体区330进行场电离(如第一栅极接触380和第二栅极接触382不存在或者存在于施加的偏压在接触310和接触320之间施加的偏压的中间)。换句话说，在任何一种情况下，310和320之间中间的电势必须是310和320之间的电势中点，使得场沿着330是绝对恒定的并且大于场电离阈值。因此，因为第一栅极接触380和第二栅极接触382仅覆盖掺杂的半导体区330的小部分长度，如图3D所例示的，例如，掺杂的半导体区330的长度的10％，然后向第一栅极接触380和第二栅极接触382施加偏压可用于关断沿掺杂的半导体区330流动的电流。
在替代实施方式中并且作为在图3C(或图3E)中例示的实施例的变型，第一栅极接触380和第二栅极接触382可以位于接触310和接触320之间的中间以外的其它位置。例如，如果第一栅极接触380和第二栅极接触382被定位成更靠近接触310，则可以通过提高第一栅极接触380和第二栅极接触382上的电势来使掺杂的半导体区330的较大部分成为电阻性。这种操作上的修改可以伴随第一栅极接触380和第二栅极接触382上的偏压的改变，通过更大的量以影响改变。因此，通过将第一栅极接触380和第二栅极接触382移动到偏离中心位置，可以实现增大的通/断比，以交换增大的信号偏置。应当注意的是，在图3C的等价方式中，在替代性实施方式中，在“接通”状态下的第一栅极接触380和第二栅极接触382上的偏压将不是Von/2。相反，如果第一栅极接触380和第二栅极接触382定位在距接地的接触320的距离“a”处，则在“接通”状态下，第一栅极接触380和第二栅极接触382上的偏压将是(a/L)Von，其中L是接触310与接触320之间的距离。
发明人已经确定，当沿着掺杂的半导体区330进行测量时，第一栅极接触380和第二栅极接触382的最佳长度取决于掺杂的半导体区330的宽度和长度(以及第一栅极接触380和第二栅极接触382与掺杂的半导体区330之间的间隙，以及掺杂的半导体区330和中间材料(可能是诸如SiO2的绝缘体)的相对介电常数)。如本文所述，其中第一栅极接触380和第二栅极接触382覆盖掺杂的半导体区330的相当短的部分的设计能够实现使载流子场电离和使晶体管导通的能力的操作。随着第一栅极接触380和第二栅极接触382的长度相对于掺杂的半导体区330的宽度或长度增加，这将致使图3D中的曲线的平坦部分在长度上增加，从而导致形成更长的、低场的、未电离的区域，这又将导致电阻率的增加。因此，本发明实施例利用沿着掺杂的半导体区330的第一栅极接触380和第二栅极接触382的尺寸(即，长度)，所述尺寸相对于掺杂的半导体区330的总长度较短，从而产生图3D中de相对较短的平坦部分。同时，第一栅极接触380和第二栅极接触382的长度足以上拉沿着第一栅极接触380和第二栅极接触382之间的掺杂的半导体区330的中心线315的电势，以便在第一栅极接触380和第二栅极接触382上不施加大电势的情况下关断器件。发明人还确定第一栅极接触380和第二栅极接触382的长度将取决于掺杂的半导体区330的宽度。换句话说，本发明实施例考虑图3D中的第二尺寸，即垂直于带的尺寸。如果带相对于沿着掺杂的半导体区330的第一栅极接触380和第二栅极接触382的长度是宽的，则电势将跨越带的宽度变化。因此，即使当通过使第一栅极接触380和第二栅极接触382上的电势接近接触310或接触320而使操作趋向于使晶体管关断时，也可以在其中线处沿带持续具有场。
在另一实施例中，第一栅极接触380和第二栅极接触382被跨越掺杂的半导体区330(即，从上到下，如图3C所例示的)延伸的导带代替，但通过绝缘层(例如，薄绝缘层)与掺杂的半导体区330分离。在该实施例中，该用作栅极的导带也可以在掺杂的半导体区330下方延伸。在第一栅极接触380和第二栅极接触382被导带代替的该实施例中，可以实现三端子器件。如果第一栅极接触380和第二栅极接触382被两个导带(一个在掺杂的半导体区330上方，一个在掺杂的半导体区330下方)代替，则可以实现四端子器件。此外，在本发明的范围内还包括其它形式，包括利用掺杂的半导体区330上方和下方的非接触栅电极。
例如，如果第一栅极接触380和第二栅极接触382位于接触310和320之间的中间，如图3C所示，并且施加到第一栅极接触380和第二栅极接触382的偏压等于Von/2，并且如果第一栅极接触380和第二栅极接触382之间的间隔小于或相当于第一栅极接触380和第二栅极接触382沿着掺杂的半导体区330的长度的延伸度，则电势将在跨越第一栅极接触380和第二栅极接触382之间的掺杂的半导体区330的宽度上相对地恒定并且近似等于Von/2。如果第一栅极接触380和第二栅极接触382沿着掺杂的半导体区330的延伸相对于掺杂的半导体区330的长度也较短，则也将具有沿着掺杂的半导体区330的长度的基本上均匀的场(基本上相同的场，如第一栅极接触380和第二栅极接触382不存在，即电场大到足以沿着其大部分长度对掺杂的半导体区330进行场电离)。由于所施加的电场沿着掺杂的半导体区(在图3C中表示为条)足够高，为了沿掺杂的半导体区330对载流子进行场电离，电流可以在接触310和接触320之间流动。应当注意，第一栅极接触380和第二栅极接触382可以被设计为窄的特征，使得在图3C中的构型中，它们对沿掺杂的半导体区330的长度的电场均匀性的影响最小。
然而，如关于图3E和图3F在下面更充分描述的，如果第一栅极接触380和第二栅极接触382上的电势升高到更接近于在接触310(或接触320)处存在的电势的值，则沿着接触310和第一栅极接触380/第二栅极接触382之间的掺杂的半导体区330的场将低于场电离阈值，并且沿着掺杂的半导体区的在接触310和第一栅极接触380和第二栅极接触382之间的部分的电阻将增加，因为该区域中的载流子浓度将减小。在该部分中，与图3C所例示的构型相比，掺杂的半导体区330的该部分的电阻将显著增加。
图3E是例示了根据本发明实施例的处于第二操作条件的四端子双极晶体管的简化平面示意图。图3F是例示了根据本发明实施例的位置随电势变化的简化关系图。如上所述的，在第二操作条件下，δ<<Von并且在第一栅极接触380/第二栅极接触382处存在的电势与在接触310处存在的电势类似。结果，沿着接触310与第一栅极接触380和第二栅极接触382之间的掺杂的半导体区的电势降朝向δ减小。因为作为位置的函数的电势在接触310与第一栅极接触380和第二栅极接触382之间是相对平坦的，所以该区域中的所施加的场是低的。结果，该区域中的场将下降到用于场电离的临界场以下，因此，该区域中的电阻将是高的，并且晶体管将关断。可替代地，电压可以被设置为使得结构的其它部分(在第一栅极接触380和第二栅极接触382与接触320之间)可以是高电阻的。应当注意的是，δ可以是正的或负的。在一些实施例中，第一栅极接触380和第二栅极接触382处的电势稍微低于Von，如图3F所例示的。然而，在其它实施例中，相对于掺杂的半导体区310，可以将更大的电势施加到第一栅极接触380和第二栅极接触382，以更充分地关断电流。在任一种情况下，在大多数实施例中，δ的幅度将保持相当小，并且δ的符号可以是正的或负的。
应当注意，这种架构抵抗自加热和损伤效应，因为尽管掺杂的半导体区在第一栅极接触380/第二栅极接触382和接触320之间的部分可以保持场电离的，但是第一栅极接触380/第二栅极接触382和接触310之间的高电阻与接触310和第一栅极接触380/第二栅极接触382之间的部分串联。结果，沿着掺杂的半导体区330的电流很低，从而防止自加热和/或损伤。
图4是根据本发明可替代实施例的低温双极晶体管的简化截面示意图。如图4所示例示的，采用了这样的垂直几何形状，其中在x-y平面中设置由掺杂硅层430表示的掺杂的半导体区，并且在垂直方向(即，z方向)上进行层制造(例如，通过掺杂、氧化或沉积)。掺杂的硅层430可以是单晶的，并且所述制造可以采用SOI技术，或者可以是多晶硅、非晶硅等。图4中所例示的垂直结构使得器件结构具有小器件尺寸(例如，层厚度)，这允许使用较低的偏压来提供所需的电场。此外，图4所例示的垂直结构使得器件结构具有高度受控的层厚度，这能够提高器件性能。例如，SOI能够使用具有极薄尺寸和精确限定厚度的硅层，例如100nm(纳米)层，这将导致低电压操作(例如，几十毫伏)。
在适用于类二极管和类晶体管器件的图4所例示的垂直器件几何形状中，使用设置在掺杂硅层上方和下方的非接触电极(即，栅极接触)来产生掺杂的半导体区中的传导。可替代地，可以制造其中沿z方向传导的器件，在导电沟道上方和下方具有阳极/阴极或源极/漏极接触。因此，根据本发明的各种实施例，可以采用各种器件几何形状。
参见图4，低温双极晶体管400包括两个接触，接触410和接触420，所述两个接触与掺杂半导体层430电连接。为了与掺杂半导体层430形成欧姆接触，采用与接触410结合的欧姆接触区(为了清楚起见未示出)，并且采用与接触420结合的另一欧姆接触区(为了清楚起见未示出)。这些欧姆接触区可以是高掺杂的半导体区、硅化物等。如本文关于双极二极管实施方案所讨论的，其中一个接触可以是整流的。
除了这些与图3A所例示的元件类似的元件之外，在低温双极晶体管400中使用两个附加电极，即第一栅极接触440(也称为顶部栅极接触)和第二栅极接触450(也称为底部栅极接触)，以提供晶体管功能。参见图4A，第一栅极接触440和第二栅极接触450位于掺杂半导体层430的相对侧。第一栅极接触440和第二栅极接触450沿着掺杂半导体层430的预定长度和宽度延伸(沿+/-x方向延伸到该图中的平面中)，所述预定长度和宽度是特定应用的函数。第一栅极接触440和第二栅极接触450分别通过氧化物层442和氧化物层452与掺杂半导体层430间隔开，从而形成不与掺杂半导体层直接电接触并且用于施加垂直于掺杂半导体层(即，在z方向上)的场的非接触电极，该场选通掺杂半导体层的导电率。
因此，示出了导电率可变沟道432，其中通过向第一栅极接触440和第二栅极接触450施加偏压来控制导电率可变沟道的导电率，这导致在导电率可变沟道432中最初冻结的载流子的场电离。因此，导电率可变沟道432可以在与载流子冻结有关的非导电状态、与通过场电离的载流子冻结现象的逆转有关的导电状态、以及变化的导电率的中间状态下操作。由于导电率可变沟道432的导电率由施加到非接触式第一栅极接触440和第二栅极接触450的所施加偏压控制，因此本发明实施例提供了类似晶体管的操作。
此外，如关于图3D至图3F所讨论的，本发明实施例可以包括这样的操作模式，其中当栅极偏压在源极和漏极偏压之间的中间(或接近中间)时，源极到漏极的偏压足以导通沟道。然后通过驱动接近源或漏电势的一个或多个栅极偏压来关断沟道，使得沿着掺杂的半导体区的一部分的场对于场电离过度低。这种操作模式可用于其中栅极电极仅沿沟道延伸短距离的器件架构。本领域普通技术人员将认识到许多变化、修改和替换。
如上面关于图3A所讨论的，低温双极晶体管的多数载流子操作在具有与导电率可变沟道432的类型相同类型的源极和漏极接触(例如，分别为第一接触410和第二接触420)的类型(即，n型或p型)中是明显的。因此，n型接触可以用于第一接触410和第二接触420，并且结合用于导电率可变沟道432的n型掺杂硅。类似地，p型接触可以用于第一接触410和第二接触420，并且结合用于导电率可变沟道432的p型掺杂硅。因此，欧姆接触包括在本发明的范围内。此外，在一些实施例中，一个或多个接触是整流的而不是欧姆的；例如，可以将n型接触用于第一接触410(即，欧姆接触)，并且可以将p型接触用于第二接触420(即，整流接触)，并且结合用于导电率可变沟道432的n型掺杂硅。
应当注意，图4中所示的器件几何形状使得具有足够薄的层的低温双极晶体管能够提供低于标准CMOS器件的工作电压。参见图4，掺杂硅层430的厚度可以足够薄，使得施加在栅极接触470和472之间的足以导致接触410和420之间的电流流动的偏压可以低于硅的带隙。因此，可以实现显著低于标准CMOS晶体管的操作电压。在标准CMOS晶体管中，为了使沟道反相并使沟道处于导通状态，所施加的偏压在基质材料的带隙的量级上，例如，对于硅约为1.1eV。在图4所例示的低温双极晶体管400中，通过施加偏压而产生的电离场必须足够高，以对掺杂的半导体区中存在的掺杂剂进行场电离。由于该电离场强度可以在0.1V/μm至1V/μm的数量级，所以0.1μm厚的掺杂硅层430可以由约0.01V至0.1V量级的操作电压来表征。因此，本发明实施例能够利用薄膜结构，与常规器件相比，该薄膜结构可以以非常低的偏压操作，从而产生足够大的电场，以对先前在低温下冻结的掺杂剂进行场电离。本领域普通技术人员将认识到许多变化、修改和替换。
图5是根据本发明另一可替代实施例的低温双极晶体管的简化截面示意图。图5中所例示的低温双极晶体管与图4中所例示的低温双极晶体管共用相同的元件，并且关于图4提供的描述可适用于图5。
参见图5，低温双极晶体管500包括两个接触，接触410和接触420，所述两个接触与掺杂半导体层430电连接。为了与掺杂半导体层430进行欧姆接触，采用与接触410结合的欧姆接触区(为了清楚起见未示出)，并且采用与接触420结合的另一欧姆接触区(为了清楚起见未示出)。这些欧姆接触区可以是高掺杂的半导体区、硅化物等。
除了这些与图4所例示的元件类似的元件之外，在低温双极晶体管400中使用两个附加电极，即第一栅极接触440(也称为顶部栅极接触)和第二栅极接触510(也称为底部栅极接触)，以提供晶体管功能。参见图4A，第一栅极接触440和第二栅极接触510位于掺杂半导体层430的相对侧。第一栅极接触440和第二栅极接触510沿着掺杂半导体层430的预定长度和宽度延伸(沿+/-x方向延伸到该图中的平面中)，所述预定长度和宽度是特定应用的函数。
第一栅极接触440通过氧化物层442与掺杂半导体层430间隔开，从而形成不与掺杂半导体层电直接接触的非接触电极。可以是体接触的第二栅极接触510是整流接触。第一栅极接触440的非接触电极和第二栅极接触510的整流电极一起用于施加垂直于(即，在z方向上)掺杂半导体层的场，作为产生电离场的结果，该场选通掺杂半导体层的导电率。
在图5所例示的实施例中，底部栅电极510是p型硅，其与作为掺杂的半导体层430中的掺杂半导体材料的n型硅电接触。互连(未示出)可以电连接到底部栅电极510，以提供对体接触的外部接入。因此，除了利用如图4所例示的非接触电极之外，本发明实施例可以通过形成反向偏置的p-n结来利用整流接触，从而防止泄漏。此外，整流接触(例如底部栅电极510)可以提供易于制造和降低操作电压方面的优点。根据本发明，除了p型硅之外，还可以采用其它提供整流接触的材料，例如形成肖特基(Schottky)接触的金属，用于底部栅电极或顶部栅电极。
尽管已经相对于图5所示的结构例示了整流接触，但是应当理解，可以以本文所例示的其它设计实现整流接触。作为示例，图1A中所例示的低温双极二极管100可以被修改以形成单极二极管，如上所述。此外，应当理解，改变本文描述的器件的几何形状，例如带的数量、带宽度、带长度、平面内电极对平面外的电极等，以及掺杂水平和掺杂剂种类，使得能够独立地控制器件性能特性，例如通/断电阻比、偏压水平和电流水平。本领域普通技术人员将认识到许多变化、修改和替换。
此外，以较低掺杂水平添加相反类型(即，n型对比p型)的额外第二掺杂剂以部分地补偿主掺杂剂对于设计器件响应也是有利的。这可对迁移率以及其在场电离时如何改变具有影响。而且，如果选择具有不同电离临界场的掺杂剂，则可以调整具有场的电阻转变的形状。在一些实施例中，实施使用多种掺杂剂以定制电阻对场响应的温度依赖性。
图6A是例示了根据本发明实施例的低温双极晶体管的测试电极的简化平面示意图。在图6A中，采用了具有与图3A所示的结构类似的结构的低温双极晶体管600，其中接触614(即源极接触)通过引线612电连接到外部接触610，接触644(即漏极接触)通过引线642电连接到外部接触640。
为了向导电率可变沟道提供栅极偏压，采用非接触电极624和634，具有分别从外部接触620和630以及引线622和632施加的栅极偏压。如图6A所例示的，栅极偏压(Vgate 1)被施加到外部接触620，并且栅极偏压(VSource-Vgate 1)被施加到外部接触630。
图6B是例示了图6A所示的低温双极晶体管的电流与所施加偏压的关系图。参见图6B，对于几个施加的源极/漏极偏压电平，示出了带电流随所施加栅极偏压变化的关系图。在图6B中，源极偏压是施加到外部接触610(即，源极接触)的电压，并且外部接触640(即，漏极接触)接地。例示了源极偏压的三个操作电平，30V、16V和8V。被施加以建立栅极场的电压在图6A和图6B中示出为栅极-1偏压和栅极-2偏压。通过将电压Vgate-1施加到外部电极624(即，栅极-1)并且将电压(Vsource-Vgate 1)施加到外部电极634(即，栅极-2)，所施加的栅极偏压居中在源极/漏极偏压之间。
参见图6B，在施加的源极/漏极电压为8V时，栅极电压在0V至8V的范围内，这不足以导致场电离。相反，在施加的源极/漏极电压为30V时，15V至30V范围内的栅极电压足以在所有栅极电压下产生场电离，电流随栅极电压的变化可忽略不计。在中间区域中，当栅极电压在8V至16V范围内时，导电率可变沟道中的场电离的增加导致延伸超过三十倍频程电流的导电率可变沟道中的电流的增加，从约1×10-11A增加到约1×10-8A。在图6A和图6B所例示的实施例中，器件尺寸相对较大，以便于制造。然而，在其它实施方式中，器件尺寸可以很小(例如，施加有亚微米尺寸(例如，几十纳米，100nm至1μm)的栅极偏压的导电率可变沟道的厚度)，并且所得偏压可以是较小的，例如，300mV、250mV、200mV、150mV、100mV、75mV、50mV、25mV、10mV或小于10mV，从而使得能够在比常规设备低得多的偏压下操作。因此，本发明不限于由图6A所示器件证明的性能水平，并且在本发明的范围内包括提高的性能水平，例如，延伸超过四十、五十、六十、七十、八十或更多十倍频程的电流的导电率可变沟道中的电流的增加。
图7A是例示了根据本发明实施例的n型低温双极二极管的电阻率与所施加场的关系图。类似于与图2D相关的讨论，随着所施加场增加，在低温下冻结的掺杂剂的场电离导致电阻率的显著降低。参见图7A，对于在4K下的操作，对于小于0.1V/μm的所施加的场，电阻率约为100Ohm-cm(欧姆-厘米)。随着所施加的场增大到大于0.1V/μm的值，电阻率开始下降，对于约0.5V/μm的所施加的场电阻率减小到0.1Ohm-cm。因此，对于掺杂有掺杂密度为7.2×1017cm-3硼的硅，在4K下的载流子的场电离可以产生大约三个数量级的电阻率变化。类似地，对于在10K下的操作，对于小于0.1V/μm的所施加的场，电阻率约为10Ohm-cm。随着所施加的场增大到大于0.1V/μm的值，电阻率开始下降，对于约0.5V/μm的所施加的场电阻率减小到0.1Ohm-cm。因此，在10K下的载流子的场电离可以产生大约两个数量级的电阻率变化。随着操作温度增加，热电离导致电阻率降低，使得在150K至300K时，基本上所有载流子都被热电离，并且电阻率独立于所施加的场。应当注意，在大于约0.2V/μm的所施加的场中，小于约1Ohm-cm的电阻率值表明，即使在低温下，作为场电离的结果，基本上所有载流子都被电离。在一些情况下，电阻率将随着温度的变化而不同，因为电阻率是迁移率和载流子浓度的乘积，并且迁移率通常是温度的函数。
图7B是例示了根据本发明实施例的p型低温双极二极管的电阻率与所施加的场的关系图。以与关于图7A所讨论的方式类似的方式，随着施加的场增加，在低温下冻结的掺杂剂的场电离导致电阻率的显著降低。参见图7B，对于在4K下的操作，对于小于0.1V/μm的所施加的场，电阻率约为0.5Ohm-cm。随着所施加的场增大到大于0.1V/μm的值，电阻率开始下降，对于约0.5V/μm的所施加的场电阻率减小到约0.05Ohm-cm。因此，对于掺杂有掺杂密度为9.4×1017cm-3磷的硅，在4K下的载流子的场电离可以产生大约一个数量级的电阻率变化。类似地，对于在10K下的操作，对于小于0.1V/μm的所施加的场，电阻率约为0.5Ohm-cm。随着所施加的场增大到大于0.1V/μm的值，电阻率开始下降，对于约0.5V/μm的所施加的场电阻率减小到约0.05Ohm-cm。因此，在10K下载流子的场电离可以产生大约一个数量级的电阻率变化。随着操作温度增加，热电离导致电阻率的降低，使得在300K时，基本上所有载流子都被热电离，并且电阻率独立于所施加的场。
通过比较图7A和图7B所呈现的数据，发明人已经确定针对n型和p型掺杂剂的电阻率的降低与自加热无关。可以设想，随着施加的场增加，掺杂的半导体区中的电流流动将导致焦耳加热，这将导致冻结的掺杂剂的热活化。
在图7A和图7B中，描绘了恒定功率的轮廓(1X，100X，104X)，其中1X等于2nW/μm2所释放的热量。考虑在4K下的1X恒定功率轮廓，在n型材料中以大约2nW/μm2(1X轮廓)发生跃迁，而在p型材料中在所施加的场处发生到100X恒定功率轮廓右侧的跃迁。应当注意，由于p型材料具有较高的临界场(即，较高的活化能)，所以跃迁转移到较高的恒定功率轮廓。此外，应当注意，对于被测量以产生图7A和图7B中的曲线的器件，掺杂水平是不同的，从而导致不同的电阻率水平。
图7A和图7B中使用的结构的热属性基本相同。如果在图7B的掺杂磷样品中的4K下的电阻转换由于焦耳加热而开始，则在图7A的掺杂硼样品中的电阻转换开始时温度升高，其中在所释放的功率密度100X低的情况下，将比在图7B中观察到的电阻转变开始时少大约100X。以100X低功率发生转变的事实表明，转变不是由于自热引起的。发明人还注意到，在存在自加热的情况下，在电阻中几乎不存在预期的迟滞，除非通过转换大多数器件被驱动。而且，转变的开始发生在近似相同的所施加的场，与低的施加场的电阻无关。与此行为相反，由自加热引发的转变将在具有较低低场电阻的器件的较低所施加的场处开始，因为掺杂的半导体区的每单位长度的所释放的功率在电阻/长度上按场平方缩放。
图8是例示了根据本发明实施例的低温双极二极管的操作的简化流程图。方法800包括：提供掺杂的半导体结构，该掺杂的半导体结构具有第一接触、第二接触、和与第一接触和第二接触电连接的掺杂的半导体区(810)。该方法还包括：将掺杂的半导体结构的温度降低到操作温度(812)。所述掺杂的半导体区中的掺杂剂原子由掺杂密度表征，使得在低于操作温度的温度下所述掺杂剂原子中的大多数被冻结。该方法还包括：在第一接触和第二接触之间施加偏压(814)，响应于施加所述偏压而在掺杂的半导体区中产生预定载流子浓度(816)，以及将电流从第一接触传导到第二接触(818)。
图9是例示了根据本发明实施例的低温双极晶体管的操作的简化流程图。可以在低温下操作的双极晶体管包括：源极、漏极和电耦合到源极和漏极的沟道。方法900包括：向电耦合到沟道的栅极施加偏压(910)。如本文所讨论的，电耦合并不意味着在沟道和栅极之间存在直接的电连接(即，导电路径)。该方法还包括：响应于施加所述偏压而凭借场电离来增加沟道的导电率(912)，以及将电流从源极传导到漏极(914)。在替代实施例中，不是响应于施加的栅极偏压而增加沟道的导电率，而是可以响应于施加的栅极偏压而降低沟道的导电率，例如参照图3A所讨论的。
图10是例示了根据本发明实施例的操作双极晶体管的方法的简化流程图，该双极晶体管具有源极、漏极、电耦合到源极和漏极的沟道、以及栅极接触。该双极晶体管可以是多数载流子器件。该栅极可以是非接触电极。
该方法包括：在源极和漏极之间施加偏压(1010)。该偏压等于第一电压水平。该方法还包括：响应于施加偏压而对沟道中的载流子进行场电离(1012)，在源极和漏极之间产生电流(1014)、以及向栅极接触施加小于第一电压水平的栅极电压(1016)。对沟道中的载流子进行场电离可以包括隧穿过程或Pool-Frenkel过程。所述沟道可以由具有掺杂剂类型表征，并且产生电流可以包括：增加与掺杂剂类型对应的载流子。电流可由碰撞电离过程(impact ionization process)产生，特别是由掺杂剂的电离产生。
该方法还包括：将栅极电压增加到近似于第一电压水平(1018)，增加沟道的电阻(1020)，以及减小源极和漏极之间的电流(1022)。在一些实施例中，该方法还可以包括：将小于第一电压水平的第二栅极电压施加到第二栅极接触，然后将第二栅极电压增加到近似于第一电压水平。
应当理解，根据本发明实施例，图10中所示的具体步骤提供了操作具有源极、漏极、电耦合到源极和漏极的沟道以及栅极接触的双极晶体管的特定方法。根据可替代实施例，还可以执行其它步骤序列。例如，本发明的可替代实施例可以以不同的顺序执行上述步骤。此外，图10所示的各个步骤可以包括多个子步骤，这些子步骤可以以适合于各个步骤的各种顺序执行。此外，可根据特定应用添加或移除附加步骤。本领域普通技术人员将认识到许多变化、修改和替换。
图11是例示了根据本发明实施例的操作晶体管的方法的简化流程图。晶体管可以是操作为多数载流子器件的双极晶体管。该方法包括：提供具有宽度的沟道(1110)。所述沟道是在临界场处被场电离的。沟道可以包括由带隙表征的半导体材料，并且跨越所述沟道的电势降可以小于带隙除以电子的基本电荷。例如，跨越沟道的电势降可以小于1.12eV除以电子的基本电荷。该方法还包括：施加跨越沟道的栅极电压(1112)。该栅极电压提供大于或等于临界场的场，并且可以使用非接触电极施加该栅极电压。在一些实施例中，该方法还包括：在施加栅极电压之前，降低晶体管的温度并且冻结沟道中的载流子，以将沟道导电率降低到小于0.1(ohm-cm)-1。
该方法还包括：在源极和漏极之间施加偏压(1114)，并且响应于施加栅极电压和偏压而将电流从源极经由沟道传导到漏极(1116)。源极可以通过欧姆接触连接到沟道，漏极可以通过欧姆接触连接到沟道。
应当理解，图11所示的具体步骤提供了根据本发明实施例的操作晶体管的具体方法。根据可替代实施例，还可以执行其它步骤序列。例如，本发明的可替代实施例可以以不同的顺序执行上述步骤。此外，图11所示的各个步骤可以包括多个子步骤，这些子步骤可以以适合于各个步骤的各种顺序执行。此外，可根据特定应用添加或移除附加步骤。本领域普通技术人员将认识到许多变化、修改和替换。
根据本发明的实施例，一种双极二极管包括：第一接触、电耦合到第一接触的掺杂的半导体区和电耦合到掺杂的半导体区的第二接触。掺杂的半导体区由掺杂剂原子和掺杂剂原子的分布表征，使得大多数掺杂剂原子在低于操作温度的温度下被冻结。第一接触可以是阳极，第二接触可以是阴极。第一接触可以是阴极，第二接触可以是阳极。掺杂的半导体区由1×1013cm-3至5×1018cm-3的掺杂剂浓度表征。第一接触可以是电耦合到掺杂的半导体区的第一部分的第一欧姆接触区，第二接触可以是电耦合到掺杂的半导体区的第二部分的第二欧姆接触区。
所述双极二极管还可包括支撑双极二极管的衬底、热耦合到衬底的冷却块、和低温恒温器，其中双极二极管可以设置在低温恒温器中。第一接触或第二接触中的至少一者可以是整流接触。
根据本发明的另一实施例，一种操作双极二极管的方法，包括：提供掺杂的半导体结构，该掺杂的半导体结构具有第一接触、第二接触和与第一接触和第二接触电连接的掺杂的半导体区；以及将掺杂的半导体结构的温度降低到操作温度，其中，掺杂的半导体区中的掺杂剂原子由掺杂密度表征，使得大多数掺杂剂原子在低于操作温度的温度下被冻结。该方法还包括：在第一接触和第二接触之间施加偏压，响应于施加偏压而在掺杂的半导体区中产生预定载流子浓度，以及将电流从第一接触传导到第二接触。该操作温度可小于77K。该操作温度可小于10K。该操作温度可小于4K。
该方法还可以包括：在施加偏压之前，在第一接触和第二接触之间施加零偏压。产生预定载流子浓度可以包括：对掺杂的半导体区中的至少一部分掺杂剂原子进行场电离。掺杂的半导体区可以包括具有活化能ΔE的掺杂剂，kT小于ΔE，其中k是玻尔兹曼常数。该方法可包括：响应于温度降低而冻结载流子。大多数载流子可以在零施加场处被冻结。所述电流随所述偏压的变化是非线性的。掺杂的半导体结构在操作温度下的初始载流子浓度可以比预定载流子浓度小四个数量级。
该方法还可以包括：将大于偏压的第二偏压施加到第一接触，响应于施加第二偏压而产生大于预定载流子浓度的第二预定载流子浓度，以及传导大于电流的第二电流。
根据本发明的实施例，一种双极晶体管，包括：第一接触、第二欧姆接触和电耦合到第一接触和第二欧姆接触的掺杂的半导体沟道。所述掺杂的半导体沟道包括第一纵向表面和相对的第二纵向表面。该双极晶体管还包括：邻近掺杂的半导体沟道的第一纵向表面设置的第一栅极接触和邻近掺杂的半导体沟道的第二纵向表面设置的第二栅极接触。掺杂的半导体沟道包括掺杂剂原子，并且可以通过掺杂剂原子的分布来表征，使得大多数掺杂剂原子在第一接触和第二欧姆接触之间的零施加场处或低施加场处被冻结。掺杂的半导体沟道包括掺杂剂原子，并且可以通过掺杂剂原子的分布来表征，使得大多数掺杂剂原子在低于临界温度的温度下被冻结。第一接触可以包括第一欧姆接触。第一接触可以包括整流接触。第一接触可以包括第一欧姆接触，该第一欧姆接触包括源极，并且第二欧姆接触可以是漏极。
掺杂的半导体沟道可以包括例如由5×1017cm-3的掺杂水平表征的硅。掺杂的半导体沟道可以包括例如锗，所述锗由1×1017cm-3的掺杂水平表征。掺杂的半导体沟道可包括材料层，第一纵向表面可包括材料层的下表面，第二纵向表面可包括材料层的上表面，第一栅极接触可设置在第一纵向表面下方，第二栅极接触可设置在第二纵向表面上方。该材料层可以包括硅层。硅层的厚度可以为10nm至500nm，例如10nm至100nm。
根据本发明的另一实施例，一种多数载流子晶体管，包括：具有第一掺杂剂类型的源极接触、具有第一掺杂剂类型的漏极接触、和具有第一掺杂剂类型并电耦合到源极接触和漏极接触的掺杂的半导体沟道。所述掺杂的半导体沟道包括第一纵向表面和相对的第二纵向表面。第一栅极接触可以邻近于掺杂的半导体沟道的第一纵向表面设置，第二栅极接触可以邻近于掺杂的半导体沟道的第二纵向表面设置。第一掺杂剂类型可以是n型。第一掺杂剂类型可以是p型。多数载流子晶体管可以是双极晶体管。掺杂的半导体沟道包括掺杂剂原子，并且可以通过掺杂剂原子的分布来表征，使得大多数掺杂剂原子在源极接触和漏极接触之间的零施加场或低施加场处被冻结。掺杂的半导体沟道包括掺杂剂原子，并且可以由掺杂剂原子的分布来表征，使得大多数掺杂剂原子在低于临界温度的温度下被冻结。源极接触可以是欧姆接触。漏极接触可以是欧姆接触。掺杂的半导体沟道可以包括硅。硅层的厚度可以为10nm至500m，例如10nm至100nm。所述硅由5×1017cm-3的掺杂水平表征。掺杂的半导体沟道可以例如包括锗，其由1×1017cm-3的掺杂水平表征。
根据本发明的实施例，一种双极晶体管阵列，包括：第一公共接触、第二公共欧姆接触以及电耦合到第一公共接触和第二公共欧姆接触的多个掺杂的半导体沟道。所述多个掺杂的半导体沟道中的每一者包括第一纵向表面和相对的第二纵向表面。所述双极晶体管阵列还包括：多个第一栅极接触和多个第二栅极接触。所述多个第一栅极接触中的每一者可以被设置为与所述多个第一纵向表面中的一者邻近，并且所述多个第二栅极接触中的每一个可以被设置为与所述多个第二纵向表面中的一者邻近。
所述多个掺杂的半导体沟道中的每一者可包含掺杂剂原子，并且由所述掺杂剂原子的分布表征，使得大多数掺杂剂原子在所述第一接触与所述第二欧姆接触之间的零施加场或低施加场处被冻结。所述多个掺杂的半导体沟道中的每一者可包含掺杂剂原子，并且由掺杂剂原子的分布表征，使得大多数掺杂剂原子在低于临界温度的温度下被冻结。第一公共接触可以是第一欧姆接触。第一公共接触可以是整流接触。第一公共接触可以是包括源极的第一公共欧姆接触，第二公共欧姆接触可以是漏极。多个掺杂的半导体沟道中的每一者可以包括硅。
根据本发明的实施例，一种操作双极晶体管的方法，该双极晶体管具有源极、漏极、以及电耦合到所述源极和所述漏极的沟道，该方法包括：将偏压施加到与沟道电耦合的栅极，响应于施加偏压而凭借场电离增加沟道的导电率，以及将电流从源极传导到漏极。该方法还可以包括：将通道的温度降低到操作温度。沟道中的掺杂剂原子可以通过掺杂分布来表征，使得大多数掺杂剂原子在低于操作温度的温度下被冻结。双极晶体管可以是多数载流子器件。场电离可包括隧穿或Pool-Frenkel过程。
该方法还可以包括：增加偏压、增加沟道的导电率以及将增加的电流从源极传导到漏极。增加电流可以包括碰撞电离过程，该碰撞电离过程包括掺杂剂的电离。在不存在施加场的情况下，降低温度以将所述沟道的导电率降低到小于0.1(ohm-cm)-1。施加的场可以由栅电极施加。沟道可以由掺杂剂类型来表征，并且增加沟道的导电率可以包括增加对应于掺杂剂类型的载流子。掺杂剂类型可以是n型，载流子可以是导带中的电子。所述双极晶体管可以是多数载流子器件。栅极可以是非接触电极。增加沟道的导电率可包括：将电子从供体掺杂剂隧穿到导带或者将空穴从受体掺杂剂隧穿到价带。增加沟道的导电率可以包括：凭借电子到导带或空穴到价带的类似Pool-Frenkel的激发对掺杂剂进行电离。沟道可以包括由带隙表征的半导体材料，并且跨越沟道的电势降可以小于带隙除以电子的基本电荷。跨越沟道的电势降可以小于1.12eV除以电子的基本电荷。跨越沟道的小于300mV/mV的电势降可产生用于场电离的临界场。该临界场可以小于100mV/μm或小于50mV/μm。
在另一实施例中，一种操作双极晶体管的方法，所述双极晶体管具有源极、漏极、电耦合到所述源极和所述漏极的沟道、和栅极接触，所述方法包括：在所述源极和所述漏极之间施加偏压。所述偏压可以等于第一电压水平。该方法还包括：响应于施加偏压而对沟道中的载流子进行场电离；在源极和漏极之间产生电流；将小于所述第一电压水平的栅极电压施加到所述栅极接触；将栅极电压增加到近似于第一电压水平；增加沟道的电阻；以及减小源极和漏极之间的电流。该方法可以包括：将小于第一电压水平的第二栅极电压施加到第二栅极接触，然后将第二栅极电压增加到近似第一电压水平。
所述双极晶体管可以是多数载流子器件。所述场电离可包括隧穿过程或Pool-Frenkel过程。增加电流可以包括碰撞电离过程，该碰撞电离过程包括掺杂剂的电离。沟道可以由掺杂剂类型来表征，并且增加沟道的导电率可以包括增加对应于掺杂剂类型的载流子。所述栅极可以是非接触电极。
根据本发明的具体实施例，一种操作晶体管的方法，包括：提供具有宽度的沟道并且在施加跨越沟道的栅极电压。沟道在临界场处被场电离，并且栅极电压提供大于或等于临界场的场。该方法还包括在源极和漏极之间施加偏压，并且响应于施加栅极电压和偏压而电流从源极经由沟道传导到漏极。该晶体管可以是双极晶体管。源极可以通过欧姆接触连接到沟道，漏极可以通过欧姆接触连接到沟道。该方法还可以包括：在施加栅极电压之前，降低晶体管的温度，并且冻结沟道中的载流子，以将沟道导电率降低到小于0.1(ohm-cm)-1。该双极晶体管可以是多数载流子器件。施加栅极电压可以包括使用非接触电极。沟道可以包括由带隙表征的半导体材料，并且跨越所述沟道的电势降可以小于带隙除以电子的基本电荷。例如，跨越沟道的电势降可以小于1.12eV除以电子的基本电荷。
还应当理解，本文中的所有附图意在示意性的。除非另有具体指示，否则附图并不意在暗示在其中所示元件的任何特定物理布置或者所示的所有元件均是必要的。阅读本公开内容的本领域的技术人员将理解，可以修改或省略本公开内容中所示的或其它描述的元件，并且可以添加未示出或描述的其它元件。
参照具体实施例，本公开提供了所要求保护的发明的描述。阅读本公开内容的本领域的技术人员将理解，这些实施例并未穷尽所要求保护的本发明的范围，而是扩展到所有的变化、修改和等同物。

Claims (93)

1.一种双极二极管，包括：
第一接触；
掺杂的半导体区，其电耦合到所述第一接触；和
第二接触，其电耦合到所述掺杂的半导体区。
2.根据权利要求1所述的双极二极管，其中，所述掺杂的半导体区由掺杂剂原子和所述掺杂剂原子的分布表征，使得所述掺杂剂原子中的大多数在低于操作温度的温度下被冻结。
3.根据权利要求1所述的双极二极管，其中，所述第一接触包括阳极，所述第二接触包括阴极。
4.根据权利要求1所述的双极二极管，其中，所述第一接触包括阴极，所述第二接触包括阳极。
5.根据权利要求1所述的双极二极管，其中，所述掺杂的半导体区由1×1013cm-3至5×1018cm-3的掺杂剂浓度表征。
6.根据权利要求1所述的双极二极管，其中，所述第一接触包括电耦合到所述掺杂的半导体区的第一部分的第一欧姆接触区，所述第二接触包括电耦合到所述掺杂的半导体区的第二部分的第二欧姆接触区。
7.根据权利要求1所述的双极二极管，还包括：
衬底，其支撑所述双极二极管；
冷却块，其热耦合到所述衬底；和
低温恒温器，其中，所述双极二极管设置在所述低温恒温器中。
8.根据权利要求1所述的双极二极管，其中，所述第一接触或所述第二接触中的至少一者包括整流接触。
9.一种操作双极二极管的方法，所述方法包括：
提供掺杂的半导体结构，所述掺杂的半导体结构具有第一接触、第二接触、和与所述第一接触和所述第二接触电连接的掺杂的半导体区；
将所述掺杂的半导体结构的温度降低到操作温度，其中，所述掺杂的半导体区中的掺杂剂原子由掺杂密度表征，使得所述掺杂剂原子中的大多数在低于所述操作温度的温度下被冻结；
在所述第一接触和所述第二接触之间施加偏压；
响应于施加所述偏压而在所述掺杂的半导体区中产生预定载流子浓度；以及
将电流从所述第一接触传导到所述第二接触。
10.根据权利要求9所述的方法，其中，所述操作温度小于77K。
11.根据权利要求10所述的方法，其中，所述操作温度小于10K。
12.根据权利要求11所述的方法，其中，所述操作温度小于4K。
13.根据权利要求9所述的方法，还包括：在施加所述偏压之前，在所述第一接触和所述第二接触之间施加零偏压。
14.根据权利要求9所述的方法，其中，产生所述预定载流子浓度包括：对所述掺杂的半导体区中的至少一部分的掺杂剂原子进行场电离。
15.根据权利要求9所述的方法，其中：
所述掺杂的半导体区包括具有活化能ΔE的掺杂剂；并且
kT小于ΔE，其中k是玻尔兹曼常数。
16.根据权利要求9所述的方法，还包括：响应于降低所述温度而冻结载流子。
17.根据权利要求9所述的方法，其中，大多数的载流子在零施加场处被冻结。
18.根据权利要求9所述的方法，其中，所述电流随所述偏压的变化是非线性的。
19.根据权利要求9所述的方法，其中，所述掺杂的半导体结构在所述操作温度下的初始载流子浓度比所述预定载流子浓度小四个数量级。
20.根据权利要求9所述的方法，还包括：
将大于所述偏压的第二偏压施加到所述第一接触；
响应于施加所述第二偏压而产生大于所述预定载流子浓度的第二预定载流子浓度；以及
传导大于所述电流的第二电流。
21.一种双极晶体管，包括：
第一接触；
第二欧姆接触；
掺杂的半导体沟道，其电耦合到所述第一接触和所述第二欧姆接触，其中，所述掺杂的半导体沟道包括第一纵向表面和相对的第二纵向表面；
第一栅极接触，其邻近于所述掺杂的半导体沟道的所述第一纵向表面设置；和
第二栅极接触，其邻近于所述掺杂的半导体沟道的所述相对的第二纵向表面设置。
22.根据权利要求21所述的双极晶体管，其中，所述掺杂的半导体沟道包括掺杂剂原子并且由所述掺杂剂原子的分布表征，使得所述掺杂剂原子中的大多数在所述第一接触和所述第二欧姆接触之间的零施加场或低施加场处被冻结。
23.根据权利要求21所述的双极晶体管，其中，所述掺杂的半导体沟道包括掺杂剂原子并且由所述掺杂剂原子的分布表征，使得所述掺杂剂原子中的大多数在低于临界温度的温度下被冻结。
24.根据权利要求21所述的双极晶体管，其中，所述第一接触包括第一欧姆接触。
25.根据权利要求21所述的双极晶体管，其中，所述第一接触包括整流接触。
26.根据权利要求21所述的双极晶体管，其中，所述第一接触包括第一欧姆接触，所述第一欧姆接触包括源极，所述第二欧姆接触包括漏极。
27.根据权利要求21所述的双极晶体管，其中，所述掺杂的半导体沟道包括硅。
28.根据权利要求27所述的双极晶体管，其中，所述硅由5×1017cm-3的掺杂水平表征。
29.根据权利要求21所述的双极晶体管，其中，所述掺杂的半导体沟道包括锗。
30.根据权利要求29所述的双极晶体管，其中，所述锗由1×1017cm-3的掺杂水平表征。
31.根据权利要求21所述的双极晶体管，其中：
所述掺杂的半导体沟道包括材料层；
所述第一纵向表面包括所述材料层的下表面；
所述相对的第二纵向表面包括所述材料层的上表面；
所述第一栅极接触设置在所述第一纵向表面下方；以及
所述第二栅极接触设置在所述相对的第二纵向表面上方。
32.根据权利要求31所述的双极晶体管，其中，所述材料层包括硅层。
33.根据权利要求32所述的双极晶体管，其中，所述硅层的厚度在10nm至500nm的范围内。
34.根据权利要求33所述的双极晶体管，其中，所述厚度在10nm至100nm的范围内。
35.一种多数载流子晶体管，包括：
源极接触，其具有第一掺杂剂类型；
漏极接触，其具有所述第一掺杂剂类型；
掺杂的半导体沟道，其具有所述第一掺杂剂类型并且电耦合到所述源极接触和所述漏极接触，其中，所述掺杂的半导体沟道包括第一纵向表面和相对的第二纵向表面；
第一栅极接触，其邻近于所述掺杂的半导体沟道的所述第一纵向表面设置；和
第二栅极接触，其邻近于所述掺杂的半导体沟道的所述相对的第二纵向表面设置。
36.根据权利要求35所述的多数载流子晶体管，其中，所述第一掺杂剂类型包括n型。
37.根据权利要求35所述的多数载流子晶体管，其中，所述第一掺杂剂类型包括p型。
38.根据权利要求35所述的多数载流子晶体管，其中，所述多数载流子晶体管包括双极晶体管。
39.根据权利要求35所述的多数载流子晶体管，其中，所述掺杂的半导体沟道包括掺杂剂原子并且由所述掺杂剂原子的分布表征，使得所述掺杂剂原子中的大多数在所述源极接触和所述漏极接触之间的零施加场或低施加场处被冻结。
40.根据权利要求35所述的多数载流子晶体管，其中，所述掺杂的半导体沟道包括掺杂剂原子并且由所述掺杂剂原子的分布表征，使得所述掺杂剂原子中的大多数在低于临界温度的温度下被冻结。
41.根据权利要求35所述的多数载流子晶体管，其中，所述源极接触包括欧姆接触。
42.根据权利要求35所述的多数载流子晶体管，其中，所述漏极接触包括欧姆接触。
43.根据权利要求35所述的多数载流子晶体管，其中，所述掺杂的半导体沟道包括硅层。
44.根据权利要求43所述的多数载流子晶体管，其中，所述硅层的厚度在10nm至500nm的范围内。
45.根据权利要求44所述的多数载流子晶体管，其中，所述厚度在10nm至100nm的范围内。
46.根据权利要求43所述的多数载流子晶体管，其中，所述硅层由5×1017cm-3的掺杂水平表征。
47.根据权利要求35所述的多数载流子晶体管，其中，所述掺杂的半导体沟道包括锗。
48.根据权利要求47所述的多数载流子晶体管，其中，所述锗由1×1017cm-3的掺杂水平表征。
49.一种双极晶体管阵列，包括：
第一公共接触；
第二公共欧姆接触；
多个掺杂的半导体沟道，其电耦合到所述第一公共接触和所述第二公共欧姆接触，其中，所述多个掺杂的半导体沟道中的每一者包括第一纵向表面和相对的第二纵向表面；
多个第一栅极接触，其中，所述多个第一栅极接触中的每一者邻近于多个所述第一纵向表面中的一者设置；和
多个第二栅极接触，其中，所述多个第二栅极接触中的每一者邻近于多个所述相对的第二纵向表面中的一者设置。
50.根据权利要求49所述的双极晶体管阵列，其中，所述多个掺杂的半导体沟道中的每一者包括掺杂剂原子并且由所述掺杂剂原子的分布表征，使得所述掺杂剂原子中的大多数在所述第一公共接触与所述第二公共欧姆接触之间的零施加场或低施加场处被冻结。
51.根据权利要求49所述的双极晶体管阵列，其中，所述多个掺杂的半导体沟道中的每一者包括掺杂剂原子并且由所述掺杂剂原子的分布表征，使得所述掺杂剂原子中的大多数在低于临界温度的温度下被冻结。
52.根据权利要求49所述的双极晶体管阵列，其中，所述第一公共接触包括第一欧姆接触。
53.根据权利要求49所述的双极晶体管阵列，其中，所述第一公共接触包括整流接触。
54.根据权利要求49所述的双极晶体管阵列，其中，所述第一公共接触包括第一公共欧姆接触，所述第一公共欧姆接触包括源极，所述第二公共欧姆接触包括漏极。
55.根据权利要求49所述的双极晶体管阵列，其中，所述多个掺杂的半导体沟道中的每一者包含硅。
56.一种操作双极晶体管的方法，所述双极晶体管具有源极、漏极、以及电耦合到所述源极和所述漏极的沟道，所述方法包括：
将偏压施加到与所述沟道电耦合的栅极；
响应于施加所述偏压而凭借场电离增加沟道的导电率；以及
将电流从所述源极传导到所述漏极。
57.根据权利要求56所述的方法，还包括：将所述沟道的温度降低到操作温度，其中，所述沟道中的掺杂剂原子由掺杂分布表征，使得所述掺杂剂原子中的大多数在低于所述操作温度的温度下被冻结。
58.根据权利要求56所述的方法，其中，所述双极晶体管是多数载流子器件。
59.根据权利要求56所述的方法，其中，所述场电离包括隧穿。
60.根据权利要求56所述的方法，其中，所述场电离包括Pool-Frenkel过程。
61.根据权利要求56所述的方法，还包括：
增加所述偏压；
增加所述沟道的导电率；以及
将增加的电流从所述源极传导到所述漏极。
62.根据权利要求61所述的方法，其中，增加所述电流包括碰撞电离过程。
63.根据权利要求62所述的方法，其中，所述碰撞电离过程包括掺杂剂的电离。
64.根据权利要求56所述的方法，其中，在不存在施加场的情况下，降低温度以将所述沟道的导电率降低到小于0.1(ohm-cm)-1。
65.根据权利要求64所述的方法，其中，所述施加场是由栅电极施加的。
66.根据权利要求56所述的方法，其中，所述沟道由掺杂剂类型表征，并且增加所述沟道的导电率包括：增加与所述掺杂剂类型对应的载流子。
67.根据权利要求66所述的方法，其中，所述掺杂剂类型为n型，所述载流子包括导带中的电子。
68.根据权利要求66所述的方法，其中，所述双极晶体管包括多数载流子器件。
69.根据权利要求56所述的方法，其中，所述栅极包括非接触电极。
70.根据权利要求56所述的方法，其中，增加所述沟道的导电率包括：将电子从供体掺杂剂隧穿到导带或者将空穴从受体掺杂剂隧穿到价带。
71.根据权利要求56所述的方法，其中，增加所述沟道的导电率包括：凭借电子到导带或空穴到价带的类似Pool-Frenkel的激发对掺杂剂进行电离。
72.根据权利要求56所述的方法，其中，所述沟道包括由带隙表征的半导体材料，并且跨越所述沟道的电势降小于所述带隙除以电子的基本电荷。
73.根据权利要求72所述的方法，其中，跨越所述沟道的所述电势降小于1.12eV除以电子的基本电荷。
74.根据权利要求56所述的方法，其中，跨越所述沟道的小于300mV/μm的电势降产生用于场电离的临界场。
75.根据权利要求74所述的方法，其中，所述临界场小于100mV/μm。
76.根据权利要求75所述的方法，其中，所述临界场小于50mV/μm。
77.一种操作双极晶体管的方法，所述双极晶体管具有源极、漏极、电耦合到所述源极和所述漏极的沟道、和栅极接触，所述方法包括：
在所述源极和所述漏极之间施加偏压，其中，所述偏压等于第一电压水平；
响应于施加所述偏压而对所述沟道中的载流子进行场电离；
在所述源极和所述漏极之间产生电流；
将小于所述第一电压水平的栅极电压施加到所述栅极接触；
将所述栅极电压增加到近似于所述第一电压水平；
增加所述沟道的电阻；以及
减小所述源极和所述漏极之间的电流。
78.根据权利要求77所述的方法，还包括：
将小于所述第一电压水平的第二栅极电压施加到第二栅极接触；以及
此后将所述第二栅极电压增加到近似于所述第一电压水平。
79.根据权利要求77所述的方法，其中，所述双极晶体管是多数载流子器件。
80.根据权利要求77所述的方法，其中，对所述沟道中的载流子进行场电离包括隧穿过程。
81.根据权利要求77所述的方法，其中，对所述沟道中的载流子进行场电离包括Pool-Frenkel过程。
82.根据权利要求81所述的方法，其中，减小所述电流包括碰撞电离过程。
83.根据权利要求82所述的方法，其中，所述碰撞电离过程包括掺杂剂的电离。
84.根据权利要求77所述的方法，其中，所述沟道由掺杂剂类型表征，并且产生所述电流包括：增加与所述掺杂剂类型对应的载流子。
85.根据权利要求77所述的方法，其中，所述栅极接触包括非接触电极。
86.一种操作晶体管的方法，所述方法包括：
提供具有宽度的沟道，其中，所述沟道是在临界场处被场电离的；
施加跨越所述沟道的栅极电压，其中，所述栅极电压提供大于或等于所述临界场的场；
在源极和漏极之间施加偏压；以及
响应于施加所述栅极电压和所述偏压而将电流从所述源极经由所述沟道传导到所述漏极。
87.根据权利要求86所述的方法，其中，所述晶体管包括双极晶体管。
88.根据权利要求87所述的方法，其中，所述双极晶体管包括多数载流子器件。
89.根据权利要求86所述的方法，其中，所述源极通过欧姆接触连接到所述沟道，所述漏极通过欧姆接触连接到所述沟道。
90.根据权利要求86所述的方法，还包括：在施加所述栅极电压之前：
降低所述晶体管的温度；以及
冻结沟道中的载流子，以将沟道导电率降低到小于0.1(ohm-cm)-1。
91.根据权利要求86所述的方法，其中，施加所述栅极电压包括：使用非接触电极。
92.根据权利要求86所述的方法，其中，所述沟道包括由带隙表征的半导体材料，并且跨越所述沟道的电势降小于所述带隙除以电子的基本电荷。
93.根据权利要求92所述的方法，其中，跨越所述沟道的所述电势降小于1.12eV除以电子的基本电荷。
CN202080084984.XA 2019-10-28 2020-10-27 采用场电离的电子元件 Pending CN114788017A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201962926976P 2019-10-28 2019-10-28
US62/926,976 2019-10-28
PCT/US2020/057566 WO2021086871A1 (en) 2019-10-28 2020-10-27 Electronic components employing field ionization

Publications (1)

Publication Number Publication Date
CN114788017A true CN114788017A (zh) 2022-07-22

Family

ID=75715558

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080084984.XA Pending CN114788017A (zh) 2019-10-28 2020-10-27 采用场电离的电子元件

Country Status (6)

Country Link
EP (1) EP4052302A4 (zh)
JP (1) JP2022554253A (zh)
KR (1) KR20220106137A (zh)
CN (1) CN114788017A (zh)
CA (1) CA3159105A1 (zh)
WO (1) WO2021086871A1 (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3519894A (en) 1967-03-30 1970-07-07 Gen Electric Low temperature voltage limiter
JPH0541527A (ja) * 1991-08-02 1993-02-19 Hamamatsu Photonics Kk 電子流制御素子
JP5261893B2 (ja) * 2006-07-18 2013-08-14 富士電機株式会社 トレンチ型絶縁ゲートバイポーラトランジスタ
JP5565895B2 (ja) * 2008-03-26 2014-08-06 日産自動車株式会社 半導体装置
US9509315B2 (en) * 2013-03-11 2016-11-29 Massachusetts Institute Of Technology Superconducting three-terminal device and logic gates
GB2520032A (en) * 2013-11-06 2015-05-13 Univ Warwick Bolometer

Also Published As

Publication number Publication date
EP4052302A1 (en) 2022-09-07
JP2022554253A (ja) 2022-12-28
CA3159105A1 (en) 2021-05-06
KR20220106137A (ko) 2022-07-28
EP4052302A4 (en) 2023-11-22
WO2021086871A1 (en) 2021-05-06

Similar Documents

Publication Publication Date Title
EP0147482B1 (en) Low temperature tunneling transistor
JP4717855B2 (ja) 静電的に制御されるトンネリング・トランジスタ
Avila et al. Switching in coplanar amorphous hydrogenated silicon devices
JPS5938742B2 (ja) トランジスタ
JP2007519260A (ja) 金属トランジスターデバイス
US7777257B2 (en) Bipolar Schottky diode and method
Fang et al. Effect of Crystal Orientation on Ge‐GaAs Heterojunctions
US5140299A (en) Article comprising a high value resistor
US5606178A (en) Bipolar resonant tunneling transistor
CN114788017A (zh) 采用场电离的电子元件
JPH0624242B2 (ja) トランジスタ
US4829349A (en) Transistor having voltage-controlled thermionic emission
Fossum et al. Measurement of hole leakage and impact ionization currents in bistable metal—tunnel-oxide—semiconductor junctions
Statz et al. High-frequency semiconductor spacistor tetrodes
JP5303930B2 (ja) 半導体スピンデバイス及びスピンｆｅｔ
JP2009200351A (ja) 半導体スピンデバイス及びスピンｆｅｔ
JPH0213928B2 (zh)
Kanicki Minority carrier injection and series resistance effects in hydrogenated amorphous silicon Schottky barrier diodes
Srinivas et al. Threshold Voltage Modeling of tri-Gate Schottky-Barrier (TGSB) Field-Effect-Transistors (FETs)
Queisser et al. Nonlinear unipolar charge transport in silicon microcontacts
Erfanian et al. Coulomb blockade in PtSi/porous Si Schottky barrier as a two‐dimensional multi‐tunnelling junction
Emeleus et al. Back gating of a two-dimensional hole gas in a SiGe quantum well
Warnes Charge Carriers in Semiconductors
Kastalsky et al. Current‐controlled negative differential resistance in four‐terminal heterostructure devices
KR20080065713A (ko) 고 전류 출력이 가능한 개선된 열운동 전자 정류방법과정류장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination