CN114783883A - 一种功率封装结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种功率封装结构及其制造方法，涉及半导体芯片封装领域。本发明通过单个片状金属板同时形成电磁屏蔽罩和引脚，保证散热的同时还可以实现功率芯片之间的信号串扰；本发明将功率芯片的下表面和盖板焊接于DBC电路板上，同时，所述第二焊盘焊接于所述功率芯片的上表面，然后切除所述连接筋，以使得所述多个引脚彼此电绝缘，形成了较为可靠的压接式电连接方式。

Description

一种功率封装结构及其制造方法
技术领域
本发明涉及半导体芯片封装领域，具体涉及一种功率封装结构及其制造方法。
背景技术
对于车载功率模块，尤其是例如逆变器、电磁通信或功率放大器等模块，其往往是利用覆铜陶瓷基板装载功率芯片，并利用端子件进行电引出，这种封装结构中也会在覆铜陶瓷的另一侧接合散热器进行散热以保证功率芯片工作的可靠性。但是虽然一定程度上解决了散热问题，但是多个芯片之间的电磁干扰未被解决，且功率芯片工作需要释放大量的热，其散热器仅能保证背面散热，散热效率较低。
发明内容
基于解决上述问题，本发明提供了一种功率封装结构的制造方法，其包括以下步骤：
（1）提供一长方形的片状金属板，所述金属板包括沿着其长边方向依次排布的第一焊盘区、第一连接区、第二焊盘区、第二连接区和第三焊盘区；
（2）在所述金属板上形成多个引脚，每个引脚包括依次连接的第一焊盘、连接部和第二焊盘，其中，第一焊盘形成于所述第一焊盘区或第三焊盘区，所述第二焊盘形成于所述第二焊盘区，多个第一焊盘通过在第一焊盘区或第二焊盘区边缘上的连接筋连接；
（3）提供一模具，所述模具包括呈长条形的凸起部以及在凸起部两侧的第一平坦面和第二平坦面，所述凸起部的横截面呈等腰梯形且包括顶面以及第一侧面和第二侧面，其中，第一侧面连接所述顶面和所述第一平坦面，所述第二侧面连接所述顶面和所述第二平坦面；
（4）利用所述模具轧制所述金属板，使得所述第二焊盘区贴合于所述顶面，所述第一焊盘区贴合于所述第一平坦面，所述第一连接区贴合于所述第一侧面，所述第二连接于贴合于所述第二侧面，所述第三焊盘区贴合于所述第二平坦面；
（5）移除所述模具，以使得所述金属板形成为具有凸起结构的盖板，并且，所述第一焊盘与所述第一焊盘区或第三焊盘区共面，所述连接部与所述第一连接区或第二连接区共面，所述第二焊盘与所述第二焊盘区共面；
（6）向所述第一焊盘区和所述第三焊盘区的方向按压所述第二焊盘，以使得所述第二焊盘介于所述第一焊盘区和第二焊盘区之间；
（7）提供一DBC电路板，将功率芯片的下表面和所述盖板焊接于所述DBC电路板上，同时，所述第二焊盘焊接于所述功率芯片的上表面；
（8）切除所述连接筋，以使得所述多个引脚彼此电绝缘。
根据本发明的实施例，在步骤（6）中，还包括在所述第二焊盘与所述第二焊盘区之间设置绝缘间隔块。
根据本发明的实施例，在步骤（7）中，还包括抵接在电路芯片的上表面和第二焊盘区之间的导热块。
根据本发明的实施例，步骤（7）具体包括：在所述功率芯片的下表面与DBC电路板之间、所述第一焊盘区与DBC电路板之间以及所述第三焊盘区与DBC电路板之间设置焊料片，在所述第一焊盘与DBC电路板之间、所述第二焊盘与功率芯片的上表面之间设置焊料片，按压所述第二焊盘区并进行加热回流焊料片，以使得功率芯片的下表面和所述盖板焊接于所述DBC电路板上，同时，所述第二焊盘焊接于所述功率芯片的上表面。
根据本发明的实施例，还包括步骤（9），在所述DBC电路板下方接合散热器。
根据本发明的实施例，还包括步骤（10），接合多个引出端子，所述多个引出端子分别焊接于所述第一焊盘和DBC电路板上，在所述DBC电路板的周边形成环绕所述盖板的壳体。
根据本发明的实施例，所述多个引脚包括第一引脚和第二引脚，其中，所述第一引脚和第二引脚设置于所述散热块两侧。
本发明还提供了一种功率封装结构，该功率封装结构由上述的功率封装结构的制造方法形成。
本发明的优点如下：
本发明通过单个片状金属板同时形成电磁屏蔽罩和引脚，保证散热的同时还可以实现功率芯片之间的信号串扰；
本发明将功率芯片的下表面和盖板焊接于DBC电路板上，同时，所述第二焊盘焊接于所述功率芯片的上表面，然后切除所述连接筋，以使得所述多个引脚彼此电绝缘，形成了较为可靠的压接式电连接方式。
附图说明
图1为片状金属板的示意图，其中(A)为俯视图，(B)为侧视图；
图2为利用模具对片状金属板进行轧制形成盖板后的示意图，其中(A)为俯视图，(B)为侧视图；
图3为按压盖板的第二焊盘之后的示意图，其中(A)为俯视图，(B)为侧视图；
图4为将功率芯片和盖板接合至DBC电路板的示意图；
图5为本发明完成封装的功率封装结构的剖面图。
具体实施方式
本技术将通过参考实施例中的附图进行描述，可以理解的是，本技术可以以许多不同的形式实现，并且不应被解释为限于在此阐述的实施例。当然，提供这些实施例，为的是使本公开彻底且全面，并且将该技术充分地传达给本领域技术人员。的确，该技术旨在涵盖这些实施例的替代、修改和等同物，其包含在由所附权利要求所限定的技术的范围和精神内。此外，在本技术的以下具体描述中，大量特定的细节被提出，以便提供对本技术彻底的理解。但是，对本领域技术人员显而易见的是，本技术在没有这些特定的细节时是可以实现的。
本文所用的术语“顶部的”和“底部的”，上部的”和“下部的”以及“垂直的”和“水平的”和它们的各种形式，只作示例和说明的目的，并不意味着限定本技术的描述，因为提及的项目可以在位置和方向上交换。并且，这里所用的术语“大体上”和/或“大约”的意思是，指定的尺寸或参数在给定应用的可接受制造公差内是可以变化的。
本发明提供了一种功率封装结构的制造方法，其可以通过片状金属板直接形成一具有引脚和电磁屏蔽盖的结构，用以封装功率芯片保证散热和电磁屏蔽。该方法具体包括以下步骤：
（1）提供一长方形的片状金属板，所述金属板包括沿着其长边方向依次排布的第一焊盘区、第一连接区、第二焊盘区、第二连接区和第三焊盘区；
（2）在所述金属板上形成多个引脚，每个引脚包括依次连接的第一焊盘、连接部和第二焊盘，其中，第一焊盘形成于所述第一焊盘区或第三焊盘区，所述第二焊盘形成于所述第二焊盘区，多个第一焊盘通过在第一焊盘区或第二焊盘区边缘上的连接筋连接；
（3）提供一模具，所述模具包括呈长条形的凸起部以及在凸起部两侧的第一平坦面和第二平坦面，所述凸起部的横截面呈等腰梯形且包括顶面以及第一侧面和第二侧面，其中，第一侧面连接所述顶面和所述第一平坦面，所述第二侧面连接所述顶面和所述第二平坦面；
（4）利用所述模具轧制所述金属板，使得所述第二焊盘区贴合于所述顶面，所述第一焊盘区贴合于所述第一平坦面，所述第一连接区贴合于所述第一侧面，所述第二连接于贴合于所述第二侧面，所述第三焊盘区贴合于所述第二平坦面；
（5）移除所述模具，以使得所述金属板形成为具有凸起结构的盖板，并且，所述第一焊盘与所述第一焊盘区或第三焊盘区共面，所述连接部与所述第一连接区或第二连接区共面，所述第二焊盘与所述第二焊盘区共面；
（6）向所述第一焊盘区和所述第三焊盘区的方向按压所述第二焊盘，以使得所述第二焊盘介于所述第一焊盘区和第二焊盘区之间；
（7）提供一DBC电路板，将功率芯片的下表面和所述盖板焊接于所述DBC电路板上，同时，所述第二焊盘焊接于所述功率芯片的上表面；
（8）切除所述连接筋，以使得所述多个引脚彼此电绝缘。
首先参考图1， 本发明所使用的片状金属板10呈长方形结构，其包括相对的两个长边和两个短边。该金属板10可以是铜板或铝板等散热性和导电性良好的材质，其厚度可以是例如1微米或1.5微米。每个金属板10可以通过剪裁形成为长方形结构。
金属板10可以被特别的分为多个分区，如图1中（A）所示，可以沿着其长边方向依次被分为第一焊盘区11、第一连接区12、第二焊盘区13、第二连接区14和第三焊盘区15。第一焊盘区11、第一连接区12、第二焊盘区13、第二连接区14和第三焊盘区15沿着金属板10的长边中心垂直线A1A2对称设置，其中该第二焊盘区跨越所述中心垂直线A1A2。
通过压切工艺在金属板10上形成多个切痕22，多个切痕22为窄槽结构，其限定出多个引脚18，多个引脚18可以是对称设置在中心垂直线A1A2的两侧。其中，多个引脚18分别通过第一连接筋16和第二连接筋17连接在一起，此处，多个引脚18是未切断的。第一连接筋16设置于第一焊盘区11的边缘，第二连接筋17设置于第三焊盘区15的边缘，且第一连接筋16和第二连接筋17设置于相对的金属板10的宽边位置处。
每个引脚18均包括第一焊盘21、连接部20和第二焊盘19。其中，第一焊盘21和第二焊盘19可以具有不同的尺寸，也可以具有相同的尺寸，且第一焊盘21和第二焊盘19的宽度大于所述连接部 20的宽度。第一焊盘21形成于所述第一焊盘区11或第三焊盘区15，且第一焊盘21的一边通过第一连接筋16或第二连接筋17互连，第一焊盘21在第一焊盘区11或第三焊盘区15沿着金属板10的宽边方向排布。
所述第二焊盘19形成于所述第二焊盘区13，多个第二焊盘19沿着宽边方向呈双列排布。每个第一焊盘21通过一连接部20与一第二焊盘19连接成一条，组成一引脚18。
接着参见图2中的（B），提供一模具60，所述模具60包括呈长条形的凸起部61以及在凸起部61两侧的第一平坦面62和第二平坦面63。该凸起部61的横截面呈等腰梯形，其包括顶面66以及连接第一平坦面62和顶面66的第一倾斜面64、连接第二平坦面63和顶面66的第二倾斜面65。
然后，将上述的金属板10轧制于所述模具60上，以使得金属板10共形于模具60之上，以使得金属板10被轧制呈拱起结构，得到盖板40。其中，第一焊盘区11贴合于第一平坦面62上，第三焊盘区15贴合于第二平坦面63上，第一连接区12贴合于第一倾斜面64上，第二连接区14贴合于第二倾斜面65上，第二焊盘区13贴合于顶面66上，此时，第二焊盘区13从所述第一焊盘区11或第三焊盘区15上突出H的高度，形成盖状结构的盖板40。如图2中（A）所示，连接部20也被折弯，以使得每个引脚18的连接部20、第一焊盘21和第二焊盘19均不共面，同时第一焊盘21与第一焊盘区11或第三焊盘区15共面，第二焊盘19与第二焊盘区13共面。
参见图3，移除模具60，并按压盖板40的每个引脚18的第二焊盘19，以使得第二焊盘19的高度低于所述第二焊盘区13的高度，第二焊盘19的高度可以调节，其可以根据所要接合芯片的高度进行合理调整。特别的，在第二焊盘区13和多个第二焊盘19之间设置多个绝缘间隔块23，该绝缘间隔块23可以是散热绝缘材料，例如散热硅脂块或者散热陶瓷块。
如图3中（A）所示，第二焊盘19相较于原位置向内偏移，即朝向原中心线位置偏移，这样可以使得绝缘间隔块23可以利用引脚18的弹性被卡合，得到如图3中（B）所示的结构。至此具有多个引脚18的盖板结构被形成。
参见图4，提供DBC（覆铜陶瓷）电路板，该DBC电路板包括绝缘陶瓷层25以及在绝缘陶瓷层25上下表面的铜箔层，其上表面的铜箔层形成为电路图案26，以实现电接合。
提供所需的功率芯片24，功率芯片24可以是IGBT、MOS或HEMT器件等，其上下面均具有电极结构，以实现上下电引出。功率芯片24的下表面通过焊料片按压于电路图案26上，同时，第一焊盘21的下表面通过焊料片也按压于电路图案26上。并且，第二焊盘19分别通过焊料片按压于功率芯片24的上表面，第一焊盘区11和第三焊盘区15的下表面除了第一焊盘21外的部分也具有焊料片，以便于实现引脚18和金属盖板40的焊接。
上述按压的压力来源于按压部件，按压部件包括支撑台51和按压头50，其中支撑台51支撑于DBC电路板的下表面，按压头50则按压于第二焊盘区13的上表面。然后经由加热和加压条件下，使得焊料片被回流焊接，以此实现功率芯片24与电路图案26的电连接以及与多个引脚18的电连接。
特别的，在进行按压和回流之前，在功率芯片24的正上方还预先设置一导热块28，该导热块28为绝缘材料，可以是和绝缘间隔块23相同的材质。该导热块28可以保证相邻的上表面的焊料片回流时，不易短接。该导热块28设置于相邻两排的引脚18之间，且其一端抵接于功率芯片24的上表面。而另一端抵接于第二焊盘区13的下表面。
然后，移除按压部件，并对金属盖板40进行切割去除第一连接筋16和第二连接筋17，以使得多个引脚18彼此分隔开，形成为相互电绝缘的独立引脚。盖板40的主体部分也被焊接于DBC电路板之上，以实现上部的散热和电屏蔽。
为了保证散热，在DBC电路板的下表面接合一散热器27，该散热器27可以是热连接的接合于DBC电路板，其可以选择为鳍形散热器或者流体散热器等，具体参见图5。然后，在引脚18上以及电路图案26上接合多个引出端子30，多个引出端子30用于最终的外部电连接部分。最后在DBC电路板的周边区域形成环绕盖板40的壳体29，该壳体29可以部分的包封该引出端子30。
基于上述步骤，形成的功率封装结构参见图5，其通过单个片状金属板同时形成电磁屏蔽罩和引脚，保证散热的同时还可以实现功率芯片之间的信号串扰；将功率芯片的下表面和盖板焊接于DBC电路板上，同时，所述第二焊盘焊接于所述功率芯片的上表面，然后切除所述连接筋，以使得所述多个引脚彼此电绝缘，形成了较为可靠的压接式电连接方式。
为了说明和描述的目的，本技术的前面的详细描述已经呈现。其并不旨在将本技术详尽或限制于所公开的精确形式。根据上述教导的许多修改和变化是可以的。选择所描述的实施例是为了最好地解释本技术的原理及其实际应用，从而确保其他本领域的技术人员最好地利用各种实施例中的技术和适用于预期的特定用途的各种修改。本技术的范围由所附的权利要求限定。
本发明中使用的表述“示例性实施例”、“示例”等不是指同一实施例，而是被提供来着重描述不同的特定特征。然而，上述示例和示例性实施例不排除他们与其他示例的特征相组合来实现。例如，即使在另一示例中未提供特定示例的描述的情况下，除非另有陈述或与其他示例中的描述相反，否则该描述可被理解为与另一示例相关的解释。
本发明中使用的术语仅用于示出示例，而无意限制本发明。除非上下文中另外清楚地指明，否则单数表述包括复数表述。
虽然以上示出并描述了示例实施例，但对本领域技术人员将明显的是，在不脱离由权利要求限定的本发明的范围的情况下，可做出变型和改变。

Claims (8)

1.一种功率封装结构的制造方法，其特征在于，包括以下步骤：
（1）提供一长方形的片状金属板，所述金属板包括沿着其长边方向依次排布的第一焊盘区、第一连接区、第二焊盘区、第二连接区和第三焊盘区；
（2）在所述金属板上形成多个引脚，每个引脚包括依次连接的第一焊盘、连接部和第二焊盘，其中，第一焊盘形成于所述第一焊盘区或第三焊盘区，所述第二焊盘形成于所述第二焊盘区，多个第一焊盘通过在第一焊盘区或第二焊盘区边缘上的连接筋连接；
（3）提供一模具，所述模具包括呈长条形的凸起部以及在凸起部两侧的第一平坦面和第二平坦面，所述凸起部的横截面呈等腰梯形且包括顶面以及第一侧面和第二侧面，其中，第一侧面连接所述顶面和所述第一平坦面，所述第二侧面连接所述顶面和所述第二平坦面；
（4）利用所述模具轧制所述金属板，使得所述第二焊盘区贴合于所述顶面，所述第一焊盘区贴合于所述第一平坦面，所述第一连接区贴合于所述第一侧面，所述第二连接于贴合于所述第二侧面，所述第三焊盘区贴合于所述第二平坦面；
（5）移除所述模具，以使得所述金属板形成为具有凸起结构的盖板，并且，所述第一焊盘与所述第一焊盘区或第三焊盘区共面，所述连接部与所述第一连接区或第二连接区共面，所述第二焊盘与所述第二焊盘区共面；
（6）向所述第一焊盘区和所述第三焊盘区的方向按压所述第二焊盘，以使得所述第二焊盘介于所述第一焊盘区和第二焊盘区之间；
（7）提供一DBC电路板，将功率芯片的下表面和所述盖板焊接于所述DBC电路板上，同时，所述第二焊盘焊接于所述功率芯片的上表面；
（8）切除所述连接筋，以使得所述多个引脚彼此电绝缘。
2.根据权利要求1所述的功率封装结构的制造方法，其特征在于：在步骤（6）中，还包括在所述第二焊盘与所述第二焊盘区之间设置绝缘间隔块。
3.根据权利要求1所述的功率封装结构的制造方法，其特征在于：在步骤（7）中，还包括抵接在电路芯片的上表面和第二焊盘区之间的导热块。
4.根据权利要求1所述的功率封装结构的制造方法，其特征在于：步骤（7）具体包括：在所述功率芯片的下表面与DBC电路板之间、所述第一焊盘区与DBC电路板之间以及所述第三焊盘区与DBC电路板之间设置焊料片，在所述第一焊盘与DBC电路板之间、所述第二焊盘与功率芯片的上表面之间设置焊料片，按压所述第二焊盘区并进行加热回流焊料片，以使得功率芯片的下表面和所述盖板焊接于所述DBC电路板上，同时，所述第二焊盘焊接于所述功率芯片的上表面。
5.根据权利要求1所述的功率封装结构的制造方法，其特征在于：还包括步骤（9），在所述DBC电路板下方接合散热器。
6.根据权利要求5所述的功率封装结构的制造方法，其特征在于：还包括步骤（10），接合多个引出端子，所述多个引出端子分别焊接于所述第一焊盘和DBC电路板上，在所述DBC电路板的周边形成环绕所述盖板的壳体。
7.根据权利要求3所述的功率封装结构的制造方法，其特征在于：所述多个引脚包括第一引脚和第二引脚，其中，所述第一引脚和第二引脚设置于所述导热块两侧。
8.一种功率封装结构，其特征在于，该功率封装结构由权利要求1-7任一项所述的功率封装结构的制造方法形成。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117156717A (zh) * 2023-10-31 2023-12-01 深圳市首航新能源股份有限公司 制造电路板的方法、制造功率模块的方法及功率模块

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030010812A1 (en) * 2001-06-25 2003-01-16 Yoichiro Kurita Bonding tool capable of bonding inner leads of tab tapes to electrode pads in high quality and high productivity and bonding method
KR20030043512A (ko) * 2001-11-28 2003-06-02 동부전자 주식회사 반도체 패키지의 조립 공정 단축 및 접촉불량 방지방법
CN102569237A (zh) * 2010-12-14 2012-07-11 万国半导体股份有限公司 半导体芯片的封装体及组装方法
CN110010586A (zh) * 2017-12-13 2019-07-12 株式会社村田制作所 半导体部件的电磁兼容性保护
CN111883480A (zh) * 2020-07-28 2020-11-03 南通通富微电子有限公司 一种芯片互连方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030010812A1 (en) * 2001-06-25 2003-01-16 Yoichiro Kurita Bonding tool capable of bonding inner leads of tab tapes to electrode pads in high quality and high productivity and bonding method
KR20030043512A (ko) * 2001-11-28 2003-06-02 동부전자 주식회사 반도체 패키지의 조립 공정 단축 및 접촉불량 방지방법
CN102569237A (zh) * 2010-12-14 2012-07-11 万国半导体股份有限公司 半导体芯片的封装体及组装方法
CN110010586A (zh) * 2017-12-13 2019-07-12 株式会社村田制作所 半导体部件的电磁兼容性保护
CN111883480A (zh) * 2020-07-28 2020-11-03 南通通富微电子有限公司 一种芯片互连方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117156717A (zh) * 2023-10-31 2023-12-01 深圳市首航新能源股份有限公司 制造电路板的方法、制造功率模块的方法及功率模块
CN117156717B (zh) * 2023-10-31 2024-02-06 深圳市首航新能源股份有限公司 制造电路板的方法、制造功率模块的方法及功率模块

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