CN114756419A - 一种参考时钟异常自检电路及方法 - Google Patents

一种参考时钟异常自检电路及方法 Download PDF

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Abstract

一种参考时钟异常自检电路，包括，时钟接收及整形模块，用于对接收的参考时钟信号去噪整形处理；分频模块，用于将去噪整形后的参考时钟信号分频，获取参考时钟周期信号；时钟周期采样模块，用于将所述参考时钟周期信号转换为连续的采样电压；比较器，用于将所述采样电压转换为逻辑信号；逻辑锁存输出模块，根据所述逻辑信号，生成时钟状态指示信号输出。本申请还提供一种参考时钟异常自检方法，无需SOC系统的外部控制，对参考时钟快速内部自检，还可以精确地检测时钟的频偏范围，有效节省芯片面积，提高检测的可靠性，满足功能安全需求。

Description

一种参考时钟异常自检电路及方法
技术领域
本申请涉及集成电路领域，特别是涉及一种参考时钟异常自检电路及方法。
背景技术
在车规级MCU芯片中，时钟决定了电路功能的可靠性，在子模块内部，除了外部提供精准的参考时钟外，内部还会有备用RC时钟，当外部参考时钟出现意外变慢或意外丢失时，需要内部快速自检，平滑切换到备用时钟，否则会导致电路无法正常工作。因此专门的时钟异常自检电路来检测时钟的状态。时钟异常检测主要有两方面： 一是参考时钟意外丢失，需要系统快速响应。有时SOC外部系统也会有备用时钟，比如常开的32k RTC时钟，但过慢的时钟给出逻辑判断的时间太长，来不及给出切换信号，子系统早已无法工作。二是参考时钟出现意外频偏，超出了子模块需要的正常工作范围，如果能实时监测参考时钟的状态，给出频偏范围，对于参考时钟的纠频，子模块内部快速平滑切换，都有非常实际的重大意义。
传统的时钟异常检测方法，依赖外部的额外参考时钟和计数器，检测时钟频偏范围不精确，而且可靠性差。
发明内容
为了解决现有技术存在的不足，本申请的目的在于提供一种参考时钟异常自检电路及方法，不依赖外部额外时钟和计数器，在子模块内部直接快速响应时钟丢失状态，采用多路设置不同的最低频率阈值，可以精确可调地检测参考时钟的频偏范围。
为了实现上述目的，本申请提供一种参考时钟异常自检电路，包括：
时钟接收及整形模块，用于对接收的参考时钟信号去噪整形处理；
分频模块，用于将去噪整形后的参考时钟信号分频，获取参考时钟周期信号；
时钟周期采样模块，用于将所述参考时钟周期信号转换为连续的采样电压；
比较器，用于将所述采样电压转换为逻辑信号；
逻辑锁存输出模块，根据所述逻辑信号，生成时钟状态指示信号输出。
进一步地，所述时钟接收及整形模块，包括，带有迟滞的施密特触发器。
进一步地，所述分频模块，包括，二分频器、反相器，去噪整形后的参考时钟信号经过所述二分频器、所述反相器后，得到一对占空比为50%的参考时钟周期信号。
进一步地，所述时钟周期采样模块，利用时钟开关控制电容的充放电，分别对所述参考时钟周期信号进行采样，获取对应的采样电压。
进一步地，所述比较器，通过晶体管自身阈值电压对输入的采样电压进行比较，得到两个逻辑信号。
更进一步地，所述逻辑锁存输出模块，将所述比较器输出的逻辑信号经过组合逻辑得到reset信号，经过D触发器输出时钟状态指示信号。
为了实现上述目的，本申请还提供一种参考时钟异常检测方法，包括：
将接收的参考时钟信号去噪整形后进行分频，得到参考时钟周期信号；
对所述参考时钟周期信号采样保持后得到采样电压；
将所述采样电压转换成逻辑信号；
根据逻辑信号，获得参考时钟的状态。
进一步地，所述将接收的参考时钟信号去噪整形后进行分频，得到参考时钟周期信号的步骤，还包括，利用二分频器和反相器，将去噪整形后的参考时钟信号进行分频，得到一对占空比为50%的参考时钟周期信号。
进一步地，所述将所述采样电压转换成逻辑信号的步骤，还包括，利用比较器，通过晶体管自身阈值电压对输入的采样电压进行比较，得到两个逻辑信号。
更进一步地，所述根据逻辑信号，获得参考时钟的状态的步骤，还包括，将所述逻辑信号转换成reset信号，经过D触发器输出时钟状态指示信号。
为了实现上述目的，本申请还提供一种微控制芯片，包括如上所述的参考时钟异常自检电路。
为了实现上述目的，本申请还提供一种电子设备，包括处理器，所述处理器采用如上所述的参考时钟异常自检电路。
本申请的参考时钟异常自检电路及方法，不依赖芯片外部额外的时钟和计数器，在子模块内部能够快速精确地进行自检，增加检测的可靠性。
附图说明
附图用来提供对本申请的进一步理解，并且构成说明书的一部分，并与本申请的实施例一起，用于解释本申请，并不构成对本申请的限制。在附图中：
图1为根据本申请的参考时钟异常自检电路原理框图；
图2为根据本申请的参考时钟异常自检电路原理图；
图3为根据本申请的参考时钟异常检测方法流程图；
图4为根据本申请的当
Figure DEST_PATH_IMAGE001
时的信号波形图；
图5为根据本申请的当
Figure 639684DEST_PATH_IMAGE002
时的信号波形图；
图6为根据本申请的参考时钟丢失时的波形图。
具体实施方式
下面将参照附图更详细地描述本申请的实施例。虽然附图中显示了本申请的某些实施例，然而应当理解的是，本申请可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本申请。应当理解的是，本申请的附图及实施例仅用于示例性作用，并非用于限制本申请的保护范围。
应当理解，本申请的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本申请的范围在此方面不受限制。
本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。
需要注意，本申请中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。“多个”应理解为两个或以上。
下面，将参考附图详细地说明本申请的实施例。
实施例1
图1为根据本申请的参考时钟异常自检电路原理框图，如图1所示，本申请的参考时钟异常自检电路，包括，时钟接收及整形模块10、分频模块20、时钟周期采样模块30、比较器40、逻辑锁存输出模块50。
时钟接收及整形模块10，其将接收的参考时钟信号进行去噪整形处理后发送给分频模块20。
本申请实施例中，时钟接收及整形模块10，采用带有迟滞的施密特触发器对参考时钟信号进行去噪整形处理。
分频模块20，其将去噪整形后的参考时钟信号进行分频，得到参考时钟周期信号发送给时钟周期采样模块30
时钟周期采样模块30，其对来自分频模块20的参考时钟周期信号进行采样保持，将参考时钟周期信号转换为连续的采样电压发送给比较器40。
比较器40，其将来自时钟周期采样模块30的采样电压进行比较，将采样电压转换为逻辑信号（比较结果）发送给逻辑锁存输出模块50。
逻辑锁存输出模块50，其接收来自比较器40的逻辑信号控制，生成时钟状态指示信号输出。
本申请实施例中，逻辑锁存输出模块50利用对参考时钟周期信号上升沿采样比较获取的逻辑信号作为reset信号，经过D触发器输出指示参考时钟的状态。
本申请实施例中，参考时钟信号经过时钟接收及整形模块10去噪整形处理后发送给分频模块20输出一对占空比（duty cycle）为50%的参考时钟周期信号；时钟周期采样模块30对来自分频模块20的一对参考时钟周期信号分别进行周期采样，利用时钟开关控制电容的充放电，获取参考时钟信号对应的采样电压。时钟周期采样模块30的电容具有倍增效应，节省了电容的面积，并能检测比较低的频率失效。将时钟周期采样模块30获取的参考时钟信号对应的采样电压通过比较器40比较后，将相邻时钟周期的比较结果进行逻辑叠加后输出，提高了比较的可靠性。利用逻辑锁存输出模块50利用分频模块20输出的参考时钟周期信号采样比较器40输出的比较结果，生成时钟状态指示信号输出。本申请的参考时钟失效自检电路，结构接单能快速响应时钟丢失，经过分频、周期采样还可以精确地检测时钟的频偏范围，在检测超低频时钟时能有效节省芯片面积，分频后对相邻时钟周期双路检测，提高了检测的可靠性。
图2为根据本申请的参考时钟异常自检电路原理图，如图2所示，在本申请的参考时钟异常自检电路中，
时钟接收及整形模块10，包括，一级或多级反相器和带有迟滞的施密特触发器。参考时钟信号经过带有迟滞的施密特触发器，进行去噪整形。
分频模块20，为二分频器电路，包括，二分频器、反相器。去噪整形后的参考时钟信号经过二分频器、反相器后，产生一对占空比（duty cycle）为50%的参考时钟周期信号，cka/ckb的duty period均为参考时钟clk_ref的cycle to cycle的相邻周期。
时钟周期采样模块30，包括，两个时钟周期采样模块30，分别由电流源Ica、晶体管MP1、晶体管MP2、晶体管MN1、晶体管MN2、晶体管MN3、电容Ca组成和晶体管MP3、晶体管MP4、晶体管MN4、晶体管MN5、晶体管MN6、电容Cb组成，对来自分频模块20的一对duty cycle为50%的参考时钟周期信号分别进行period sampling（周期采样），利用时钟开关MN1/MN4来控制电容Ca/Cb的充放电，获取参考时钟clk_ref对应的采样rampa/rampb电压。此处的电容有个倍增效应，设MP1/MP2=1:N, MN2/MN3=1:N, 从A点看进去的等效电容被放大为（N+1)倍。节省了电容的面积，并能检测比较低的频率失效。设MP3/MP4=1:N，MN5/MN6=1:N，从B点看进去的等效电容也被放大为（N+1）倍，连续采样两次相邻时钟，大大提高了可靠性，采样电流Ica/Icb, 采样电容Ca/Cb均可调。
比较器40，包括，晶体管MP5、晶体管MP6、晶体管MN7、晶体管MN8。
本申请实施例中，利用MP5/MP6的自身阈值电压进行比较，结构简单。如果想更精准的控制，可以利用带参考电压Vref的比较器（opamp)，把Vrampa/Vrampb与Vref做比较，得到相邻时钟周期的信息。再经过与逻辑门，把相邻时钟周期的比较结果进行逻辑叠加，提高可靠性。
逻辑锁存输出模块50，包括，与非门、反相器、延迟器和D触发器。
本申请实施例中，逻辑锁存输出模块50，利用比较器40输出的比较结果（逻辑信号）经过组合逻辑后，作为reset信号，经过D触发器输出时钟状态指示信号。
本申请实施例中，本申请的参考时钟异常自检电路的工作原理如下：
设参考时钟频率为：f ref ，则二分频之后的采样周期为：
Figure DEST_PATH_IMAGE003
。
采样电容Ca=Cb由于电流镜的作用，增大为原来的（N+1)倍，
因此电容采样后的采样电压大值为：
Figure 97210DEST_PATH_IMAGE004
。
经过简单common source电路，比较的阈值为MP5/MP6的阈值电压Vthp. (如果要更精确的值，用opamp比较器，则阈值电压为参考电压Vth_ref）， 比较判断的标准为：
Figure DEST_PATH_IMAGE005
。
本申请实施例中，可以通过调节Ica，Ca和N的值来配置参考时钟的最小检测值
Figure 488746DEST_PATH_IMAGE006
；
当
Figure DEST_PATH_IMAGE007
时，Ca/Cb均被拉高，比较器40输出为两个“1”电平，逻辑锁存输出模块50的ck一直采到高电平，时钟指示clock_state为“1”。
当
Figure 639105DEST_PATH_IMAGE008
时，Ca/Cb在比较周期内很快升到高电平，比较器40会输出时钟波形，但经过逻辑锁存输出模块50的延时（delay）之后，能保证同频的cka的上升沿比ck的上升沿早，总能采到“0”，时钟指示clock_state为“0”。
当完全没有clock 在toggle时，时钟接收及整形模块10会采样到一个恒0或恒1，cka为“0”，比较器40输出有一个为“0”电平，逻辑锁存输出模块50的ck恒为0电平，D触发器被reset到“0”，时钟指示clock_state为“0”。时钟丢失时直接快速响应。
经过N路时钟周期采样，每路都设定依次递减的频率阈值, 读取多路clock_state状态，这样可以精细判断参考频率频偏的准确范围， N值的选取取决于要细分频偏的程度。
Figure DEST_PATH_IMAGE009
。
图4为根据本申请的当
Figure 109400DEST_PATH_IMAGE010
时的信号波形图，如图4所示，当
Figure DEST_PATH_IMAGE011
时，clk_state指示为高。
图5为根据本申请的当
Figure 386929DEST_PATH_IMAGE008
时的信号波形图，如图5所示，当
Figure 790229DEST_PATH_IMAGE008
时，clk_state指示为低。
图6为根据本申请的参考时钟丢失时的波形图，如图6所示，当参考时钟f ref 意外丢失时，clk_state指示为低。
实施例2
图3为根据本申请的参考时钟异常检测方法流程图，下面将参考图3，对本申请的参考时钟异常检测方法进行详细描述。
首先，在步骤101，对接收的参考时钟信号进行去噪整形。
本申请实施例中，采用带有迟滞的施密特触发器的时钟接收及整形模块10，对参考时钟信号进行去噪整形。
在步骤102，对整形后的参考时钟信号进行分频，得到参考时钟周期信号。
本申请实施例中，利用分频模块20，将参考时钟信号进行分频，得到一对dutycycle为50%的参考时钟周期信号。
在步骤103，对分频后的参考时钟周期信号进行采样保持，将参考时钟周期信号转换为连续的采样电压。
本申请实施例中，利用两个时钟周期采样模块30将一对duty cycle为50%的参考时钟周期信号分别转换为连续的采样电压。
本申请实施例中，利用时钟开关MN1/MN4来控制电容Ca/Cb的充放电，获取参考时钟clk_ref对应的采样rampa/rampb电压。电容Ca/Cb具有倍增效应，
设P1/MP2=1:N，MN2/MN3=1:N，从A点看进去的等效电容被放大为（N+1)倍。
设MP3/MP4=1:N， MN5/MN6=1:N，从B点看进去的等效电容也被放大为（N+1）倍，连续采样两次相邻时钟，大大提高了可靠性，采样电流Ica/Icb, 采样电容Ca/Cb均可调。
在步骤104，将采样电压转换成逻辑信号。
本申请实施例中，利用比较器40对时钟周期采样模块30输出的两个采样电压进行阈值比较，分别得到两个逻辑信号。
在步骤105，根据逻辑信号，获得时钟状态指示信息。
本申请实施例中，逻辑锁存输出模块50，利用比较器40输出的比较结果（逻辑信号）经过组合逻辑后，作为reset信号，经过D触发器输出时钟状态指示信号。
实施例3
本申请还提供一种微控制芯片，包括如上所述的参考时钟异常自检电路。
本申请实施例中，微控制芯片，包括但不限于消费电子产品的处理器、智能家居、自动化、医疗应用及新能源生成与分配等工业产品的处理器，以及汽车电子的车规级MCU芯片等。
实施例4
本申请还提供一种电子设备，包括处理器，所述处理器采用如上所述的参考时钟异常自检电路。
本申请的参考时钟异常自检电路及方法，不仅能快速响应时钟丢失，还可以精确地检测时钟的频偏范围，在检测超低频时钟时能有效节省芯片面积；不需要等待SOC系统的外部控制，响应速度快；在检测超低频时钟时，采样电容采用了等效电容倍增的方式，极大地节省了面积，结构精简，易于实现和集成；相邻时钟周期双路检测，极大地提高了检测的可靠性，满足功能安全的需求。
本领域普通技术人员可以理解：以上所述仅为本申请的优选实施例而已，并不用于限制本申请，尽管参照前述实施例对本申请进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种参考时钟异常自检电路，其特征在于，包括：
时钟接收及整形模块，用于对接收的参考时钟信号去噪整形处理；
分频模块，用于将去噪整形后的参考时钟信号分频，获取参考时钟周期信号；
时钟周期采样模块，用于将所述参考时钟周期信号转换为连续的采样电压；
比较器，用于将所述采样电压转换为逻辑信号；
逻辑锁存输出模块，根据所述逻辑信号，生成时钟状态指示信号输出。
2.根据权利要求1所述的参考时钟异常自检电路，其特征在于，所述时钟接收及整形模块，包括，带有迟滞的施密特触发器。
3.根据权利要求1所述的参考时钟异常自检电路，其特征在于，所述分频模块，包括，二分频器、反相器，去噪整形后的参考时钟信号经过所述二分频器、所述反相器后，得到一对占空比为50%的参考时钟周期信号。
4.根据权利要求1所述的参考时钟异常自检电路，其特征在于，所述时钟周期采样模块，利用时钟开关控制电容的充放电，分别对所述参考时钟周期信号进行采样，获取对应的采样电压。
5.根据权利要求4所述的参考时钟异常自检电路，其特征在于，所述比较器，通过晶体管自身阈值电压对输入的采样电压进行比较，得到两个逻辑信号。
6.根据权利要求1所述的参考时钟异常自检电路，其特征在于，所述逻辑锁存输出模块，将所述比较器输出的逻辑信号经过组合逻辑得到reset信号，经过D触发器输出时钟状态指示信号。
7.一种参考时钟异常自检方法，包括：
将接收的参考时钟信号去噪整形后进行分频，得到参考时钟周期信号；
对所述参考时钟周期信号采样保持后得到采样电压；
将所述采样电压转换成逻辑信号；
根据逻辑信号，获得参考时钟的状态。
8.根据权利要求7所述的参考时钟异常自检方法，其特征在于，所述将接收的参考时钟信号去噪整形后进行分频，得到参考时钟周期信号的步骤，还包括，利用二分频器和反相器，将去噪整形后的参考时钟信号进行分频，得到一对占空比为50%的参考时钟周期信号。
9.根据权利要求7所述的参考时钟异常自检方法，其特征在于，所述将所述采样电压转换成逻辑信号的步骤，还包括，利用比较器，通过晶体管自身阈值电压对输入的采样电压进行比较，得到两个逻辑信号。
10.根据权利要求7所述的参考时钟异常自检方法，其特征在于，所述根据逻辑信号，获得参考时钟的状态的步骤，还包括，将所述逻辑信号转换成reset信号，经过D触发器输出时钟状态指示信号。
11.一种微控制芯片，其特征在于，包括权利要求1-6任一项所述的参考时钟异常自检电路。
12.一种电子设备，其特征在于，包括处理器，所述处理器采用权利要求1-6任一项所述的参考时钟异常自检电路。
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