CN114743950A - 一种双面封装产品及其加工方法 - Google Patents

一种双面封装产品及其加工方法 Download PDF

Info

Publication number
CN114743950A
CN114743950A CN202210348563.4A CN202210348563A CN114743950A CN 114743950 A CN114743950 A CN 114743950A CN 202210348563 A CN202210348563 A CN 202210348563A CN 114743950 A CN114743950 A CN 114743950A
Authority
CN
China
Prior art keywords
mounting surface
mounting
pin
substrate
pins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210348563.4A
Other languages
English (en)
Inventor
周立功
盛高红
邓涛
周竹朋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangzhou Zhiyuan Microelectronics Co ltd
Original Assignee
Guangzhou Zhiyuan Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangzhou Zhiyuan Microelectronics Co ltd filed Critical Guangzhou Zhiyuan Microelectronics Co ltd
Priority to CN202210348563.4A priority Critical patent/CN114743950A/zh
Publication of CN114743950A publication Critical patent/CN114743950A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本发明公开一种双面封装产品及其加工方法，产品包括：基板，具有相对立的第一贴装面和第二贴装面，基板中具有多层覆铜板和用于导通各层覆铜板的过孔；电子元件(包括芯片元件和分立元件)，具有多个，第一贴装面和第二贴装面上分别贴装有电子元件，且电子元件与覆铜板进行电气连接；引脚，安装于基板的一侧，引脚包括连接一体的内引脚和引脚端子，内引脚与过孔焊接，引脚端子与基板之间保持一定距离；塑封体，封装于第一贴装面和第二贴装面上以覆盖电子元件以及引脚，且引脚端子的端面距离基板的距离不小于引脚端子所在侧的塑封体的厚度，以使引脚端子显露于封装体外。引脚在封装前可先安装于基板上，封装后无需再安装引脚，从而简化了生产工艺。

Description

一种双面封装产品及其加工方法
技术领域
本申请涉及电子元件封装的技术领域，尤其涉及一种双面封装产品及其加工方法。
背景技术
随着半导体行业的快速发展，电子产品微型化越来越高密度，功能越来越多，产品尺寸越来越小。而当前基板封装产品的封装大部分都只能单面封装，存在产品占用面积大的缺点；虽然有些产品的实现了双面封装，但封装完成单品后需要再次进行引脚的组装，工艺复杂，工艺难度大。
发明内容
本发明实施例的目的在于：提供一种双面封装产品及其加工方法，其能够解决现有技术中存在的上述问题。
为达上述目的，本申请采用以下技术方案：
一方面，提供一种双面封装产品，包括：
基板，具有相对立的第一贴装面和第二贴装面，所述基板中具有多层覆铜板和用于导通各层所述覆铜板的过孔；
电子元件(包含芯片元件和分立元件)，具有多个，所述第一贴装面和所述第二贴装面上分别贴装有所述电子元件，且所述电子元件与所述覆铜板焊接连接；
引脚，安装于所述基板的一侧，所述引脚包括连接一体的内引脚和引脚端子，所述内引脚与所述过孔焊接，所述引脚端子与所述基板之间保持一定距离；
塑封体，封装于所述第一贴装面和所述第二贴装面上以覆盖所述电子元件以及所述引脚，且所述引脚端子的端面距离所述基板的距离不小于所述引脚端子所在侧的塑封体的厚度，以使所述引脚端子显露于所述封装体外。
可选的，所述内引脚包括第一连接部和第二连接部，所述第二连接部的两端分别连接所述第一连接部和所述引脚端子，所述第一连接部延伸至所述过孔内并与所述过孔焊接，所述第二连接部凸出于所述第一贴装面或所述第二贴装面，以使所述引脚端子与所述基板之间保持一定距离。
可选的，所述第一连接部的直径与所述过孔匹配，所述第二连接部的直径大于所述过孔的直径。
可选的，所述第一连接部与所述过孔的内壁焊接连接，以实现所述第一连接部与各层所述覆铜板的电气连接。
可选的，所述内引脚贴装于所述第一贴装面或所述第二贴装面上对应所述过孔的位置。
可选的，所述基板的中部形成用于贴装所述电子元件的元件贴装区和用于安装所述引脚的引脚安装区，所述引脚安装区位于所述元件贴装区的外周。
可选的，所述元件贴装区的两个对立侧分别设有一排所述引脚，两排所述引脚对称设置。
可选的，所述元件贴装区的四周均匀布设有所述引脚。
可选的，所述电子元件包括芯片元件和分立元件。
可选的，所述芯片安装于所述第一贴装面，所述分立元件和所述引脚安装于所述第二贴装面。
另一方面，提供一种双面封装产品的加工方法，包括步骤：
于基板的第一贴装面和第二贴装面上分别安装各电子元件，于所述第一贴装面或所述第二贴装面上对应过孔的位置安装引脚；
通过封装材料分别于所述基板的所述第一贴装面和所述第二贴装面上封装形成塑封体，所述塑封体覆盖所有的所述电子元件和所述引脚，且所述引脚端子显露于所述封装体外。
可选的，还包括载板，所述载板上包括多个所述基板；在完成所述载板上的所有所述基板的封装后，将完成封装的整片产品切割分离成单个的所述双面封装产品。
可选的，在安装所述引脚时，相连接的两个所述基板的相邻侧的所述引脚之间连接有辅助连筋，在切割分离时将所述辅助连筋切除。
本申请的有益效果为：
(1)本方案产品分别在第一贴装表面和第二贴装表面上安装各电子元件以实现双面封装，充分利用基板的表面积，有利于产品尺寸的小型化设计；
(2)设置引脚与封装体内的过孔焊接连接，且引脚的端面显露于封装体外，如此可通过引脚实现外部电路与封装体内的电子元件的电性连接；本方案的引脚在封装前可先安装于基板上，故封装后无需再安装引脚，从而简化了生产工艺；
(3)本方案的引脚位于基板的一侧，引脚端子显露于封装体外，在将本方案的产品安装至终端PCB板上时，可直接将引脚端子对准终端PCB板上的焊盘并完成贴装，故本方案的产品在完成封装后无需再在引脚端子端面进行植锡球来用于与终端PCB板的焊接，从而进一步简化了生产工艺。
附图说明
下面根据附图和实施例对本申请作进一步详细说明。
图1为本申请实施例所述双面封装产品的立体结构示意图；
图2为本申请实施例所述双面封装产品的断面示意图；
图3为本申请实施例所述引脚的结构示意图。
图中：
1、基板；11、第一贴装面；12、第二贴装面；13、过孔；2、电子元件；21、芯片；22、分立元件；3、引脚；31、内引脚；311、第一连接部；312、第二连接部；32、引脚端子；4、塑封体。
具体实施方式
为使本申请解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面对本申请实施例的技术方案作进一步的详细描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，除非另有明确的规定和限定，术语“相连”“连接”、“固定”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
如图1-3所示，本实施例提供一种双面封装产品，包括：
基板1，具有相对立的第一贴装面11和第二贴装面12，所述基板1中具有多层覆铜板和用于导通各层所述覆铜板的过孔13；
电子元件2，具有多个，所述第一贴装面11和所述第二贴装面12上分别贴装有所述电子元件2，且所述电子元件2与所述覆铜板焊接连接；
引脚3，安装于所述基板1的一侧，所述引脚3包括连接一体的内引脚31和引脚端子32，所述内引脚31与所述过孔13焊接，所述引脚端子32与所述基板1之间保持一定距离；
塑封体4，封装于所述第一贴装面11和所述第二贴装面12上以覆盖所述电子元件2以及所述引脚3，且所述引脚端子32的端面距离所述基板1的距离不小于所述引脚端子32所在侧的塑封体4的厚度，以使所述引脚端子32显露于所述封装体外。
具体的，在基板1中，过孔13的内壁具有用于与任意一层或多层覆铜板连接的金属镀层，以实现不同电子元件2、不同的覆铜板之间的连接；对于需要与外部电路连接的过孔13，在该过孔13处可设置引脚3与之连接，进而实现内部电路与外部电路的连接，而对于无需与外部电路连接的过孔13，则无需设置引脚3。
针对产品所需实现的具体功能，上述的电子元件2可根据实际所需选择，一般包括芯片元件21和分立元件22，不同的电子元件2在基板1上的安装方式可能有所不同，如，芯片元件21一般通过粘贴材料粘接于基板1上，在通过焊丝(如金线、铜线等)与基板1上的焊盘键合，而自带外露引脚3、体积较小的分立元件22则可直接将其外露引脚3焊接固定于基板1上的焊盘上。
为确保封装后引脚端子32显露于封装体外，需确保引脚端子32的端面距离该引脚3安装的贴装面的距离大于该贴装面上任一电子元件2的高度，该贴装面的塑封体4的封装高度不大于该引脚端子32的端面与该引脚3安装的贴装面的距离，且封装后封装体需覆盖所有的电子元件2。
为方便本实施例产品使用时的安装，本产品的所有引脚3只设置于基板1的一侧(可以是第一贴装面11或第二贴装面12)，如此在将本实施例产品组装至终端PCB板上时，可直接将带有引脚3的一面朝向终端PCB板上的焊盘，将本实施例产品焊接至焊盘上便能实现与终端PCB的电气连接。故，本实施例产品在完成封装后，无需再在引脚端子32的端面上堆焊用于与外部焊盘连接的锡球，从而简化了生产工艺。
在引脚3与基板1连接的结构中，作为本实施例的其中一种实施方式，所述内引脚31包括第一连接部311和第二连接部312，所述第二连接部312的两端分别连接所述第一连接部311和所述引脚端子32，所述第一连接部311延伸至所述过孔13内并与所述过孔13焊接，所述第二连接部312凸出于所述第一贴装面11或所述第二贴装面12，以使所述引脚端子32与所述基板1之间保持一定距离。
具体的，此结构中，第一连接部311插接至过孔13内，利用第一连接部311和过孔13的限位功能可有效提高引脚3与基板1连接的可靠性，同时增大引脚3与过孔13的连接面积，方便引脚3与过孔13的连接固定。
进一步的，所述第一连接部311的直径与所述过孔13匹配，所述第二连接部312的直径大于所述过孔13的直径。
其中，第一连接部311与过孔13优选间隙配合，安装时将第一连接部311插接至过孔13内，焊锡材料填充第一连接部311和过孔13之间的间隙，进而实现引脚3与基板1的结合，同时实现引脚3与过孔13的电气连接。第二连接部312的直径大于过孔13的直径，故，利用第二连接部312可实现引脚3的安装定位，具体的，将第一连接部311插入过孔13内时，当第二连接部312抵接基板1表面后便无法继续插入，此时第一连接部311插接到位，且引脚端子32的端面距离基板1的距离恰好为第二连接部312和引脚端子32的高度之和，故实现了对引脚端子32高度的稳定控制；在封装时，引脚端子32的端面恰好抵接模具的表面，塑封材料无法覆盖至引脚端子32的端面，塑封成型后引脚端子32显露，故无需再进行其他的除胶、堆焊等工序。
优选的，所述第一连接部311与所述过孔13的内壁焊接连接，以实现所述第一连接部311与各层所述覆铜板的焊接。
具体的，将第一连接部311插入过孔13内后，在过孔13与第一连接部311之间的间隙中堆焊锡，利用焊锡实现第一连接部311与过孔13的牢固结合，同时二者的实现电气连接。
在引脚3与基板1连接的结构中，作为本实施例的另一种实施方式，所述内引脚31贴装于所述第一贴装面11或所述第二贴装面12上对应所述过孔13的位置。
具体的，相较于上一实施方式，此方式无结构延伸至过孔13内，内引脚31直接装贴固定于过孔13的端部，内引脚31与基板1之间同样采用焊锡材料连接固定。
关于本实施例产品的布局，所述基板1的中部形成用于贴装所述电子元件2的元件贴装区和用于安装所述引脚3的引脚3安装区，所述引脚3安装区位于所述元件贴装区的外周。
将引脚3布置于基板1上电子元件2的外周，引脚3的安装与其他电子元件2的安装不会互相干涉，如此，方便了将引脚3和电子元件2有序安装至基板1上。同时，引脚3布置于基板1周边，有助于方便将本实施例产品焊接至终端PCB的焊盘上。
作为本实施例的其中一种实施方式，所述元件贴装区的两个对立侧分别设有一排所述引脚3，两排所述引脚3对称设置。
作为本实施例的另一种实施方式，所述元件贴装区的四周均匀布设有所述引脚3。
关于本实施例的电子元件2，优选的，所述电子元件2包括芯片21和分立元件22。
进一步的，所述芯片21安装于所述第一贴装面11，所述分立元件22和所述引脚3安装于所述第二贴装面12。
具体应用时，第一贴装面11为位于产品正面一侧，第二贴装面12为位于产品背面一侧(即朝向终端PCB焊盘一侧)，工作过程中芯片21发热量较大，将芯片21安装于第一贴装面11上有利于其散热。
另一方面，本实施例还提供一种双面封装产品的加工方法，包括步骤：
S1.于基板1的第一贴装面11和第二贴装面12上分别安装各电子元件2，于所述第一贴装面11或所述第二贴装面12上对应过孔13的位置安装引脚3；
具体的，在贴装时，可先于第二贴装面12上安装分立元件22和引脚3，再在第一贴装面11上安装芯片21。
S2.通过封装材料分别于所述基板1的所述第一贴装面11和所述第二贴装面12上封装形成塑封体4，所述塑封体4覆盖所有的所述电子元件2和所述引脚3，且所述引脚端子32显露于所述封装体外。
作为本实施例的较佳实施方式，在加工过程中，上述基板1为成片的载板中的一个单元，即，所述载板上包括多个所述基板1；在完成所述载板上的所有所述基板1的封装后，将完成封装的整片产品切割分离成单个的所述双面封装产品。
故，本实施例的加工方法中，实现了双面封装产品的批量生产，在单次加工过程中，可同时完成多个基板1上的电子元件2和引脚3的组装，组装完成后一次完成该载板上所有的基板1的封装，完成封装固化后再通过切割工艺切割分离成多个单个的产品即可。故，通过批量生产的方式可大程度上提高生产效率。
进一步的，在安装所述引脚3时，相连接的两个所述基板1的相邻侧的所述引脚3之间连接有辅助连筋，在切割分离时将所述辅助连筋切除。
具体的，本实施例的引脚3安装于基板1上位于电子元件2的外周，故在相连接的两个基板1中，其相邻侧的引脚3之间无任何电子元件2干涉阻碍，故，本实施例所使用的引脚3在成型时可两排引脚3通过辅助连筋连成一片，安装时将整片的引脚3安装于相连接的两个基板1上，如此可有效加快引脚3的安装效率。同时，在切割分离时，将辅助连筋切除，便可实现各引脚3的独立。
综上，本实施例公开的双面封装产品及其加工方法具有以下有益效果：
(1)本方案产品分别在第一贴装表面和第二贴装表面上安装各电子元件2以实现双面封装，充分利用基板1的表面积，有利于产品尺寸的小型化设计；
(2)设置引脚3与封装体内的过孔13锡焊连接，引脚端子32显露于封装体外，如此可通过引脚3实现外部电路与封装体内的电子元件2的电性连接；本方案的引脚3在封装前可先安装于基板1上，故封装后无需再安装引脚3，从而简化了生产工艺；
(3)本方案的引脚3位于基板1的一侧，引脚端子32的端面显露封装体外，在将本方案的产品安装至终端PCB板上时，可直接将引脚端子32对准终端PCB板上的焊盘并完成贴装，故本方案的产品在完成封装后无需再在引脚端子32端面进行植锡球来以用于与终端PCB板的焊接，从而进一步简化了生产工艺。
于本文的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、等方位或位置关系，仅是为了便于描述和简化操作，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”，仅仅用于在描述上加以区分，并没有特殊的含义。
在本说明书的描述中，参考术语“一实施例”、“示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以适当组合，形成本领域技术人员可以理解的其他实施方式。
以上结合具体实施例描述了本申请的技术原理。这些描述只是为了解释本申请的原理，而不能以任何方式解释为对本申请保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本申请的其它具体实施方式，这些方式都将落入本申请的保护范围之内。

Claims (13)

1.一种双面封装产品，其特征在于，包括：
基板(1)，具有相对立的第一贴装面(11)和第二贴装面(12)，所述基板(1)中具有多层覆铜板和用于导通各层所述覆铜板的过孔(13)；
电子元件(2)，具有多个，所述第一贴装面(11)和所述第二贴装面(12)上分别贴装有所述电子元件(2)，且所述电子元件(2)与所述覆铜板焊接连接；
引脚(3)，安装于所述基板(1)的一侧，所述引脚(3)包括连接一体的内引脚(31)和引脚端子(32)，所述内引脚(31)与所述过孔(13)焊接，所述引脚端子(32)与所述基板(1)之间保持一定距离；
塑封体(4)，封装于所述第一贴装面(11)和所述第二贴装面(12)上以覆盖所述电子元件(2)以及所述引脚(3)，且所述引脚端子(32)的端面距离所述基板(1)的距离不小于所述引脚端子(32)所在侧的塑封体(4)的厚度，以使所述引脚端子(32)显露于所述封装体外。
2.根据权利要求1所述的双面封装产品，其特征在于，所述内引脚(31)包括第一连接部(311)和第二连接部(312)，所述第二连接部(312)的两端分别连接所述第一连接部(311)和所述引脚端子(32)，所述第一连接部(311)延伸至所述过孔(13)内并与所述过孔(13)焊接，所述第二连接部(312)凸出于所述第一贴装面(11)或所述第二贴装面(12)，以使所述引脚端子(32)与所述基板(1)之间保持一定距离。
3.根据权利要求2所述的双面封装产品，其特征在于，所述第一连接部(311)的直径与所述过孔(13)匹配，所述第二连接部(312)的直径大于所述过孔(13)的直径。
4.根据权利要求3所述的双面封装产品，其特征在于，所述第一连接部(311)与所述过孔(13)的内壁焊接连接，以实现所述第一连接部(311)与各层所述覆铜板的电气连接。
5.根据权利要求1所述的双面封装产品，其特征在于，所述内引脚(31)贴装于所述第一贴装面(11)或所述第二贴装面(12)上对应所述过孔(13)的位置。
6.根据权利要求4或5所述的双面封装产品，其特征在于，所述基板(1)的中部形成用于贴装所述电子元件(2)的元件贴装区和用于安装所述引脚(3)的引脚(3)安装区，所述引脚(3)安装区位于所述元件贴装区的外周。
7.根据权利要求6所述的双面封装产品，其特征在于，所述元件贴装区的两个对立侧分别设有一排所述引脚(3)，两排所述引脚(3)对称设置。
8.根据权利要求6所述的双面封装产品，其特征在于，所述元件贴装区的四周均匀布设有所述引脚(3)。
9.根据权利要求1所述的双面封装产品，其特征在于，所述电子元件(2)包括芯片元件(21)和分立元件(22)。
10.根据权利要求9所述的双面封装产品，其特征在于，所述芯片(21)安装于所述第一贴装面(11)，所述分立元件(22)和所述引脚(3)安装于所述第二贴装面(12)。
11.一种双面封装产品的加工方法，其特征在于，包括步骤：
于基板的第一贴装面和第二贴装面上分别安装各电子元件，于所述第一贴装面或所述第二贴装面上对应过孔的位置安装引脚；
通过封装材料分别于所述基板的所述第一贴装面和所述第二贴装面上封装形成塑封体，所述塑封体覆盖所有的所述电子元件和所述引脚，且所述引脚端子显露于所述封装体外。
12.根据权利要求11所述的双面封装产品的加工方法，其特征在于，包括载板，所述载板上包括多个所述基板；在完成所述载板上的所有所述基板的封装后，将完成封装的整片产品切割分离成单个的所述双面封装产品。
13.根据权利要求12所述的双面封装产品的加工方法，其特征在于，在安装所述引脚时，相连接的两个所述基板的相邻侧的所述引脚之间连接有辅助连筋，在切割分离时将所述辅助连筋切除。
CN202210348563.4A 2022-04-01 2022-04-01 一种双面封装产品及其加工方法 Pending CN114743950A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210348563.4A CN114743950A (zh) 2022-04-01 2022-04-01 一种双面封装产品及其加工方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210348563.4A CN114743950A (zh) 2022-04-01 2022-04-01 一种双面封装产品及其加工方法

Publications (1)

Publication Number Publication Date
CN114743950A true CN114743950A (zh) 2022-07-12

Family

ID=82280484

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210348563.4A Pending CN114743950A (zh) 2022-04-01 2022-04-01 一种双面封装产品及其加工方法

Country Status (1)

Country Link
CN (1) CN114743950A (zh)

Similar Documents

Publication Publication Date Title
US8030135B2 (en) Methods for a multiple die integrated circuit package
US7352058B2 (en) Methods for a multiple die integrated circuit package
KR100324333B1 (ko) 적층형 패키지 및 그 제조 방법
US5438478A (en) Electronic component carriers and method of producing the same as well as electronic devices
EP1005086B1 (en) Metal foil having bumps, circuit substrate having the metal foil, and semiconductor device having the circuit substrate
US7528460B2 (en) Semiconductor device sealed with electrical insulation sealing member
US6344683B1 (en) Stacked semiconductor package with flexible tape
US8916958B2 (en) Semiconductor package with multiple chips and substrate in metal cap
CN100527412C (zh) 电子电路模块及其制造方法
JP2001015679A (ja) 半導体装置及びその製造方法
JPH10294418A (ja) 半導体装置
CN101866889B (zh) 无基板芯片封装及其制造方法
US20110068451A1 (en) Multi-chip semiconductor connector
CN218039190U (zh) 一种双面封装产品
CN110677986A (zh) 电路板结构
CN114743950A (zh) 一种双面封装产品及其加工方法
JP4038021B2 (ja) 半導体装置の製造方法
CN212182316U (zh) 一种无载体的半导体叠层封装结构
CN215266271U (zh) 基于铜箔载板的正反面芯片集成封装结构
JP2002151627A (ja) 半導体装置、その製造方法および実装方法
JPH04329659A (ja) 混成集積回路装置およびその製造方法
CN115579346A (zh) 功率模块的连接结构、封装结构以及制作工艺
KR100604327B1 (ko) 다층형 ｔｂｇａ 반도체 팩키지 및, 그 제조방법
JPH07326690A (ja) 半導体装置用パッケージおよび半導体装置
WO2007053606A2 (en) Multiple die integrated circuit package

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination