CN114721195B - 显示面板 - Google Patents

Abstract

本申请实施例公开了一种显示面板，其包括显示区和位于所述显示区至少一侧的冗余像素区，阵列基板包括第一基底和设置在第一基底上的公共走线；公共走线包括第一走线，第一走线设置在冗余像素区；对向基板包括第二基底和设置在第二基底靠近阵列基板一侧的公共电极层，公共电极层设置在显示区和冗余像素区；在显示面板的厚度方向上，第一走线与公共电极层重叠设置；显示面板处于显示状态时，接入所述第一走线的电压与接入所述公共电极层的电压之差的绝对值介于0至1伏之间。本申请在通电的情况下，第一走线与公共电极层由于电压相同或大体相同，促使第一走线和公共电极层重叠区域不漏光，从而减低了显示区边缘亮度不均的风险。

Description

显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种显示面板。

背景技术

液晶显示面板中，显示区外边缘在彩膜基板上设置配向膜和黑色矩阵，配向溶液自显示区扩散至非显示区。配向溶液在显示区外扩散时，由于间隔垫的影响，配向溶液会在显示区的附近造成回流堆积，导致整体膜厚不均。在紫外光作用下，对应于显示区的液晶配向达到预期效果；非显示区被黑色矩阵覆盖，但紫外光的衍射、后续环境温度变化和背光光源的影响下，使得显示区外边缘的膜厚不均的配向膜和液晶再次发生配向，影响了显示区，从而造成了显示区边缘亮度不均的现象。

发明内容

本申请实施例提供一种显示面板，可以降低显示区边缘出现亮度不均的风险。

本申请实施例提供一种显示面板，其包括显示区和位于所述显示区至少一侧的冗余像素区，其包括：

阵列基板，所述阵列基板包括第一基底和设置在所述第一基底上的公共走线；所述公共走线包括第一走线，所述第一走线设置在所述冗余像素区；

对向基板，所述对向基板与所述阵列基板相对设置，所述对向基板包括第二基底和设置在所述第二基底靠近所述阵列基板一侧的公共电极层，所述公共电极层设置在所述显示区和所述冗余像素区；以及

液晶层，所述液晶层设置在所述阵列基板和所述对向基板之间，并在所述冗余像素区和所述显示区内延展；所述冗余像素区内的所述液晶层位于所述第一走线与所述公共电极层之间；

在所述显示面板的厚度方向上，所述第一走线与所述公共电极层重叠设置；所述显示面板处于显示状态时，接入所述第一走线的电压与接入所述公共电极层的电压之差的绝对值介于0至1伏之间。

其中，在阵列基板对应于冗余像素区的区域设置第一走线，也即在显示区的边缘区域设置第一走线，第一走线与公共电极层重叠；在通电的情况下，第一走线与公共电极层由于电压相同或大体相同，使得第一走线和公共电极层重叠区域的液晶几乎不发生偏转或完全不发生偏转，促使第一走线和公共电极层22重叠区域显示黑画面，从而减低了显示区边缘亮度不均的风险。

可选的，在本申请的一些实施例中，所述阵列基板还包括薄膜晶体管阵列层、绝缘层和像素电极层，所述薄膜晶体管阵列层设置在所述第一基底上，所述绝缘层设置在所述薄膜晶体管阵列层上，所述像素电极层设置在所述绝缘层上；

所述像素电极层包括像素电极和冗余像素电极，所述像素电极设置在所述显示区，所述冗余像素电极设置在所述冗余像素区；至少部分所述冗余像素电极复用为所述第一走线的部分。

其中，采用至少部分冗余像素电极作为公共走线中第一走线的部分，节省了额外制备第一走线的制程，可以采用同一制程形成像素电极和第一走线，且节省了布线空间。

可选的，在本申请的一些实施例中，所述第一走线还包括连接部分；在冗余像素区中，所述连接部分连接于所述冗余像素电极之间形成整片结构或图案化结构。

其中，第一走线在冗余像素区以整片的形式设置，可以最大程度了使得显示区的边缘在显示状态时为黑画面，进而最大程度的降低显示区边缘亮度不均的风险。

可选的，在本申请的一些实施例中，所述显示面板还包括外周区，所述外周区围设在所述显示区的外周侧，所述冗余像素区设置在所述外周区和所述显示区之间；所述公共走线还包括至少一条第二走线，至少一条所述第二走线设置于所述外周区；所述阵列基板还包括设置在所述第一基底上的绑定垫，所述绑定垫位于所述外周区的一侧；所述第二走线的一端连接于所述第一走线，所述第二走线的另一端连接于所述绑定垫。

其中，第二走线用于为第一走线提供电压信号。

可选的，在本申请的一些实施例中，所述第一走线围绕所述显示区的边缘形成一闭环结构。

其中，采用环状的第一走线围绕在显示区的边缘，降低显示区的四周边缘亮度不均的风险，进而提高了显示面板的显示效果。

可选的，在本申请的一些实施例中，多个所述第二走线包括第一子线和第二子线，所述绑定垫包括第一绑定垫和第二绑定垫，所述第一子线的一端连接于所述第一走线远离所述绑定垫的一侧，所述第一子线的另一端连接于所述第一绑定垫；所述第二子线的一端连接于所述第一走线靠近所述绑定垫的一侧，所述第二子线的另一端连接于所述第二绑定垫。

其中，采用第一子线和第二子线连接第一走线的不同区域达到降低负载以及降低信号延迟的效果。

可选的，在本申请的一些实施例中，相邻的两条所述第二子线中，两条所述第二子线共用部分线段，共用的所述部分线段为共用线段；所述共用线段位于靠近所述第一走线的一侧，且连接于所述第一走线。

其中，采用两条第二子线共用部分线段的方式，既达到了降低负载的效果，又减少走线的布局空间。

可选的，在本申请的一些实施例中，所述阵列基板还包括位于所述外周区的栅极驱动电路，所述栅极驱动电路设置在所述冗余像素区远离所述显示区的一侧；

所述第一子线位于所述栅极驱动电路的外侧。

可选的，在本申请的一些实施例中，所述薄膜晶体管阵列层还包括扫描线；所述公共走线还包括连接于所述第一走线的第三走线，所述第三走线与所述扫描线延伸方向平行，所述第三走线与所述公共电极层重叠设置。

其中，这样的设置使得在显示状态时，第三走线和公共电极层的重叠区域内的液晶不发生偏转，进而显示黑画面，可以达到省略部分黑色矩阵层的效果。

可选的，在本申请的一些实施例中，所述薄膜晶体管阵列层还包括数据线；所述公共走线还包括连接于所述第一走线的第四走线，所述第四走线与所述第三走线相连；所述第四走线与所述数据线延伸方向平行，所述第四走线与所述公共电极层重叠设置。

这样的设置使得在显示状态时，第四走线和公共电极层的重叠区域内的液晶不发生偏转，进而显示黑画面，可以达到省略部分黑色矩阵层的效果。

可选的，在本申请的一些实施例中，所述阵列基板还包括彩膜层、钝化层和第一配向层，所述彩膜层设置在所述绝缘层上，所述钝化层设置在所述彩膜层上，所述像素电极层设置在所述钝化层上，所述第一配向层设置在所述像素电极层上；

所述对向基板还包括黑色矩阵层和第二配向层，所述黑色矩阵层设置在所述第二基底靠近所述液晶层的一面，所述公共电极层设置在所述黑色矩阵层靠近所述液晶层的一面，所述第二配向层设置在所述公共电极层靠近所述液晶层的一面。

可选的，在本申请的一些实施例中，所述阵列基板还包括第一配向层，所述第一配向层设置在所述像素电极层上；

所述对向基板还包括黑色矩阵层、彩膜层和第二配向层，所述黑色矩阵层设置在所述第二基底靠近所述液晶层的一面，所述彩膜层设置在所述第二基底靠近所述液晶层的一面，所述彩膜层覆盖部分的黑色矩阵层，所述公共电极层设置在所述彩膜层靠近所述液晶层的一面，所述第二配向层设置在所述公共电极层靠近所述液晶层的一面。

本申请实施例提供一种显示面板，其包括显示区和位于所述显示区至少一侧的冗余像素区，显示面板包括阵列基板和对向基板；阵列基板包括第一基底和设置在第一基底上的公共走线；公共走线包括第一走线，第一走线设置在冗余像素区且靠近显示区；对向基板包括第二基底和设置在第二基底靠近阵列基板一侧的公共电极层，公共电极层设置在显示区和冗余像素区；液晶层设置在阵列基板和对向基板之间；其中，在显示面板的厚度方向上，第一走线与公共电极层重叠设置；显示面板处于显示状态时，接入所述第一走线的电压与接入所述公共电极层的电压之差的绝对值介于0至1伏之间。

本申请采用在阵列基板对应于冗余像素区的区域设置第一走线，也即在显示区的边缘区域设置第一走线，第一走线与公共电极层重叠；在通电的情况下，第一走线与公共电极层由于电压相同或大体相同(接入所述第一走线的电压与接入所述公共电极层的电压之差的绝对值介于0至1伏之间)，使得第一走线和公共电极层重叠区域的液晶几乎不发生偏转或完全不发生偏转，促使第一走线和公共电极层重叠区域不漏光，从而减低了显示区边缘亮度不均的风险。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请第一实施例提供的显示面板的剖视结构示意图；

图2是本申请第一实施例提供的显示面板的阵列基板的俯视结构示意图；

图3是图2中A部分的放大图；

图4是本申请第二实施例提供的显示面板的阵列基板的俯视结构示意图；

图5是本申请第三实施例提供的显示面板的剖视结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。

本申请实施例提供一种显示面板，下文进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。

请参照图1和图2，本申请第一实施例提供一种显示面板100，其包括显示区AA和位于显示区AA至少一侧的冗余像素区NP。显示面板100包括阵列基板10、对向基板20和液晶层30。对向基板20与阵列基板10相对设置。液晶层30设置在阵列基板10和对向基板20之间。

阵列基板10包括第一基底11和设置在第一基底11上的公共走线12。公共走线12包括第一走线121。第一走线121设置在冗余像素区NP。

对向基板20包括第二基底21和设置在第二基底21靠近阵列基板10一侧的公共电极层22。公共电极层22设置在显示区AA和冗余像素区NP。

液晶层30在冗余像素区NP和显示区AA内延展。冗余像素区NP内的液晶层30位于第一走线121与公共电极层22之间。

其中，在显示面板100的厚度方向上，第一走线121与公共电极层22重叠设置。显示面板100处于显示状态时，接入第一走线121的电压与接入公共电极层22的电压之差的绝对值介于0至1伏之间。

本申请第一实施例采用在阵列基板10对应于冗余像素区NP的区域设置第一走线121，也即在显示区AA的边缘区域设置第一走线121，第一走线121与公共电极层22重叠；在通电的情况下，第一走线121与公共电极层22由于电压相同或大体相同(接入第一走线121的电压与接入公共电极层22的电压之差的绝对值介于0至1伏之间)，使得第一走线121和公共电极层22重叠区域的液晶几乎不发生偏转或完全不发生偏转，促使第一走线121和公共电极层22重叠区域不漏光，从而减低了显示区AA边缘亮度不均的风险。

可选的，接入第一走线121的电压与接入公共电极层22的电压之差的绝对值可以是0V(伏)、0.2V、0.4V、0.6V、0.8V和1V中的一者。

在本实施例中，接入第一走线121的电压可以等于接入公共电极层22的电压。也即，接入第一走线121的电压与接入公共电极层22的电压之差的绝对值可以是0V。

在一些实施例中，接入第一走线121的电压可以大于或小于接入公共电极层22的电压。

另一方面，在显示画面的亮度中，接入第一走线121的电压和接入公共电极层22的电压之差的绝对值为0时，配置二者重叠区域的亮度为A亮度；接入第一走线121的电压和接入公共电极层22的电压之差的绝对值为1时，配置二者重叠区域的亮度为B亮度。在0度视角的L0灰阶下(黑画面)，A亮度至B亮度＝0～0.0017lux(勒克斯)，比如可以是0lux、0.0005lux、0.001lux或0.0017lux。在0度视角的L255灰阶下(白画面)，A亮度至B亮度＝0～0.3lux，比如可以是0lux、0.1lux、0.2lux或0.3lux。在此情况下，则可判定第一走线121和公共电极层22重叠区域不漏光。

可选的，第一走线121还可以延伸出冗余像素区NP。

可选的，阵列基板10还包括薄膜晶体管阵列层Tc、绝缘层pv1和像素电极层Px。薄膜晶体管阵列层Tc设置在第一基底11上。绝缘层pv1设置在薄膜晶体管阵列层Tc上。像素电极层Px设置在绝缘层Pv1上。

请参照图3，像素电极层Px包括像素电极px1和冗余像素电极px2。像素电极px1设置在显示区AA。冗余像素电极px2设置在冗余像素区NP。至少部分冗余像素电极px2复用为第一走线121的部分。

需要说明的是，冗余像素电极px2与其对应的薄膜晶体管断开设置，也即冗余像素电极px2与其对应的薄膜晶体管不导通信号。

可选的，像素电极层Px的材料可以是氧化铟锡、氧化铟锌等金属氧化物。

本第一实施例的显示面板100采用至少部分冗余像素电极px2作为公共走线12中第一走线121的部分，节省了额外制备第一走线121的制程，可以采用同一制程形成像素电极px1和第一走线121，且节省了布线空间。

可选的，薄膜晶体管阵列层Tc包括依次层叠设置在第一基底11上的第一金属层m1、栅极绝缘层g1、有源层pol和第二金属层m2。绝缘层pv1设置在第二金属层m2上。

其中第一金属层m1包括扫描线sc、第一栅极和第二栅极。第二金属层m2包括数据线da、第一源极、第二源极、第一漏极和第二漏极。有源层pol包括第一半导体部和第二半导体部。

扫描线sc和数据线da交叉设置。第一栅极、第一半导体部、第一源极和第一漏极形成第一薄膜晶体管T1。第二栅极、第二半导体部、第二源极和第二漏极形成第二薄膜晶体管T2。

第一薄膜晶体管T1对应于像素电极px1，且位于显示区AA。第二薄膜晶体管T2对应于冗余像素电极px2，且位于冗余像素区NP。

第一薄膜晶体管T1的第一栅极连接于扫描线sc，第一薄膜晶体管T1的第一源极极连接于数据线da，第一薄膜晶体管T1的第一漏极连接于像素电极px1。第二薄膜晶体管T2的第二栅极连接于扫描线sc，第二薄膜晶体管T2的第二源极极与数据线da断开设置，第二薄膜晶体管T2的第二漏极连接于冗余像素电极px2。

在一些实施例中，也可以是第二薄膜晶体管T2的第二源极与数据线da连接，第二薄膜晶体管T2的第二漏极与冗余像素电极px2断开设置。

需要说明的是，本第一实施例中第一薄膜晶体管T1和第二薄膜晶体管T2均为底栅型薄膜晶体管，但并不限于此，比如可以是顶栅型薄膜晶体管或双栅型薄膜晶体管。

可选的，请参照图3，第一走线121还包括连接部分12a。在冗余像素区NP中，连接部分12a连接于冗余像素电极px2之间形成整片结构或图案化结构。

需要说的是，图3中示出了第一走线121在冗余像素区NP呈整片结构的示意图。第一走线121在冗余像素区NP以整片的形式设置，可以最大程度了使得显示区AA的边缘在显示状态时为黑画面，进而最大程度的降低显示区AA边缘亮度不均的风险。

当第一走线121在冗余像素区NP呈图案化结构时，连接部分12a的宽度小于冗余像素电极px2的宽度；也即第一走线121具有镂空部分。

可选的，请参照图2，显示面板100还包括外周区NA。外周区NA围设在显示区AA的外周侧。冗余像素区NP设置在外周区NA和显示区AA之间。公共走线12还包括至少一条第二走线122。至少一条第二走线122设置于外周区NA。

阵列基板10还包括设置在第一基底11上的绑定垫bd。绑定垫bd位于外周区NA的一侧。第二走线122的一端连接于第一走线121，第二走线122的另一端连接于绑定垫bd。

其中，第二走线122用于为第一走线121提供电压信号。

可选的，第一走线121围绕显示区AA的边缘形成一闭环结构。采用环状的第一走线121围绕在显示区AA的边缘，降低显示区AA的四周边缘亮度不均的风险，进而提高了显示面板100的显示效果。

可选的，第一走线121还可以延伸出冗余像素区NP并位于外周区NA。

可选的，冗余像素区NP的数量具有4个，4个冗余像素区NP依次相连围设在显示区AA是周围。因此4个冗余像素区NP中的冗余像素电极px2通过连接部分12a连接形成环状的第一走线121。

在一些实施例中，冗余像素区NP的数量为2个，2个冗余像素区NP设置在显示区AA的两侧，2个冗余像素区NP中各自的冗余像素电极px2通过连接部分12a相连形成一条第一连接段，两条第一连接段相对设置；第一走线还包括两条相对设置的第二连接线；第二连接段设置在显示区AA的另外两侧。其中第一连接段和第二连接段交替连接形成环状的第一走线121。

可选的，多个第二走线122包括第一子线12b和第二子线12c。绑定垫bd包括第一绑定垫bd1和第二绑定垫bd2。第一子线12b的一端连接于第一走线121远离绑定垫bd的一侧，第一子线12b的另一端连接于第一绑定垫bd1。第二子线12c的一端连接于第一走线121靠近绑定垫bd的一侧，第二子线12c的另一端连接于第二绑定垫bd2。

采用第一子线12b和第二子线12c连接第一走线121的不同区域达到降低负载以及降低信号延迟的效果。

可选的，相邻的两条第二子线12c中，两条第二子线12c共用部分线段，共用的部分线段为共用线段。共用线段位于靠近所述第一走线121的一侧，且连接于第一走线121。

采用两条第二子线12c共用部分线段的方式，既达到了降低负载的效果，又减少走线的布局空间。

可选的，阵列基板10还包括位于外周区NA的栅极驱动电路GOA。栅极驱动电路GOA设置在冗余像素区NA远离显示区AA的一侧。第一子线12b位于栅极驱动电路GOA的外侧。扫描线sc连接于栅极驱动电路GOA。

可选的，第一走线121和第二走线122同层设置，且二者的材料相同。

在一些实施例中，第一走线121和第二走线122可以异层设置。第二走线122形成于第一金属层m1或第二金属层m2。第一走线121通过过孔与第二走线122连接。采用第一走线121和第二走线122异层设置，可达到减少布局空间的效果。

可选的，阵列基板10还包括设置于第一子线12b远离栅极驱动电路GOA一侧的第一信号线c1，第一信号线c1电连接于公共电极层22。

可选的，阵列基板10还包括第二信号线c2，第二信号线c2设置于第一子线12b靠近栅极驱动电路GOA的一侧。第二信号线c2连接于栅极驱动电路GOA。

可选的，阵列基板10还包括彩膜层cf、钝化层dv和第一配向层p1。彩膜层cf设置在绝缘层pv1上。钝化层dv设置在彩膜层cf上。像素电极层Px设置在钝化层dv上。第一配向层p1设置在像素电极层Px上。

对向基板20还包括黑色矩阵层23和第二配向层p2。黑色矩阵层23设置在第二基底21靠近液晶层30的一面。公共电极层22设置在黑色矩阵层23靠近液晶层30的一面。第二配向层p2设置在公共电极层22靠近液晶层30的一面。

请参照图4，本第二实施例的显示面板100与第一实施例的显示面板100的不同之处在于：公共走线12还包括连接于第一走线121的第三走线123。第三走线123与扫描线sc延伸方向平行。第三走线123与公共电极层22重叠设置。

这样的设置使得在显示状态时，第三走线123和公共电极层22的重叠区域内的液晶不发生偏转，进而显示黑画面，可以达到省略部分黑色矩阵层23的效果。

可选的，公共走线12还包括连接于第一走线121的第四走线124。第四走线124与第三走线123相连。第四走线124与数据线da延伸方向平行。第四走线124与公共电极层22重叠设置。

这样的设置使得在显示状态时，第四走线124和公共电极层22的重叠区域内的液晶不发生偏转，进而显示黑画面，可以达到省略部分黑色矩阵层23的效果。

其中，黑色矩阵层23遮挡第一薄膜晶体管T1和第二薄膜晶体管T2。在一些实施例中，黑色矩阵层23也可以遮挡部分的数据线da和/或扫描线sc。

请参照图5，本第三实施例的显示面板100分别与第一实施例和第二实施例的不同之处在于：阵列基板10还包括第一配向层p1，第一配向层p1设置在像素电极层Px上。

对向基板20还包括黑色矩阵层23、彩膜层cf和第二配向层p2。黑色矩阵层23设置在第二基底21靠近液晶层30的一面。彩膜层cf设置在第二基底21靠近液晶层30的一面。彩膜层cf覆盖部分的黑色矩阵层23。公共电极层22设置在彩膜层cf靠近液晶层30的一面。第二配向层p2设置在公共电极层22靠近液晶层30的一面。

第三实施例的显示面板100相较于第一实施例或第二实施例的显示面板100，本第三实施例的显示面板100为非COA架构的面板，也彩膜层cf设置在对向基板20。

本申请第三实施例提供一种显示面板100包括显示区AA和位于显示区AA至少一侧的冗余像素区NP。显示面板100包括阵列基板10、对向基板20和液晶层30。对向基板20与阵列基板10相对设置。液晶层30设置在阵列基板10和对向基板20之间。

阵列基板10包括第一基底11和设置在第一基底11上的公共走线12。公共走线12包括第一走线121。第一走线121设置在冗余像素区NP且靠近显示区AA。

对向基板20包括第二基底21和设置在第二基底21靠近阵列基板10一侧的公共电极层22。公共电极层22设置在显示区AA和冗余像素区NP。

其中，在显示面板100的厚度方向上，第一走线121与公共电极层22重叠设置。显示面板100处于显示状态时，第一走线121与公共电极层22重叠的区域为黑画面。

本申请第三实施例采用在阵列基板10对应于冗余像素区NP的区域设置第一走线121，也即在显示区AA的边缘区域设置第一走线121，第一走线121与公共电极层22重叠；在通电的情况下，第一走线121与公共电极层22由于电压相同或大体相同，使得第一走线121和公共电极层22重叠区域的液晶几乎不发生偏转或完全不发生偏转，促使第一走线121和公共电极层22重叠区域显示黑画面，从而减低了显示区AA边缘亮度不均的风险。

以上对本申请实施例所提供的一种显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (11)

1.一种显示面板，包括显示区和位于所述显示区至少一侧的冗余像素区，其特征在于，包括：

阵列基板，所述阵列基板包括第一基底和设置在所述第一基底上的公共走线；所述公共走线包括第一走线，所述第一走线设置在所述冗余像素区；

对向基板，所述对向基板与所述阵列基板相对设置，所述对向基板包括第二基底和设置在所述第二基底靠近所述阵列基板一侧的公共电极层，所述公共电极层设置在所述显示区和所述冗余像素区；以及

液晶层，所述液晶层设置在所述阵列基板和所述对向基板之间，并在所述冗余像素区和所述显示区内延展；所述冗余像素区内的所述液晶层位于所述第一走线与所述公共电极层之间；

其中，在所述显示面板的厚度方向上，所述第一走线与所述公共电极层重叠设置；所述显示面板处于显示状态时，接入所述第一走线的电压与接入所述公共电极层的电压之差的绝对值介于0至1伏之间。

2.根据权利要求1所述的显示面板，其特征在于，所述阵列基板还包括薄膜晶体管阵列层、绝缘层和像素电极层，所述薄膜晶体管阵列层设置在所述第一基底上，所述绝缘层设置在所述薄膜晶体管阵列层上，所述像素电极层设置在所述绝缘层上；

所述像素电极层包括像素电极和冗余像素电极，所述像素电极设置在所述显示区，所述冗余像素电极设置在所述冗余像素区；至少部分所述冗余像素电极复用为所述第一走线的部分。

3.根据权利要求2所述的显示面板，其特征在于，所述第一走线还包括连接部分；在所述冗余像素区中，所述连接部分连接于所述冗余像素电极之间形成整片结构或图案化结构。

4.根据权利要求3所述的显示面板，其特征在于，所述显示面板还包括外周区，所述外周区围设在所述显示区的外周侧，所述冗余像素区设置在所述外周区和所述显示区之间；所述公共走线还包括至少一条第二走线，至少一条所述第二走线设置于所述外周区；所述阵列基板还包括设置在所述第一基底上的绑定垫，所述绑定垫位于所述外周区的一侧；所述第二走线的一端连接于所述第一走线，所述第二走线的另一端连接于所述绑定垫。

5.根据权利要求4所述的显示面板，其特征在于，所述第一走线围绕所述显示区的边缘形成一闭环结构。

6.根据权利要求5所述的显示面板，其特征在于，多个所述第二走线包括第一子线和第二子线，所述绑定垫包括第一绑定垫和第二绑定垫，所述第一子线的一端连接于所述第一走线远离所述绑定垫的一侧，所述第一子线的另一端连接于所述第一绑定垫；所述第二子线的一端连接于所述第一走线靠近所述绑定垫的一侧，所述第二子线的另一端连接于所述第二绑定垫。

7.根据权利要求6所述的显示面板，其特征在于，相邻的两条所述第二子线中，两条所述第二子线共用部分线段，共用的所述部分线段为共用线段；所述共用线段位于靠近所述第一走线的一侧，且连接于所述第一走线。

8.根据权利要求4-7任意一项所述的显示面板，其特征在于，所述薄膜晶体管阵列层还包括扫描线；所述公共走线还包括连接于所述第一走线的第三走线，所述第三走线与所述扫描线延伸方向平行，所述第三走线与所述公共电极层重叠设置。

9.根据权利要求8所述的显示面板，其特征在于，所述薄膜晶体管阵列层还包括数据线；所述公共走线还包括连接于所述第一走线的第四走线，所述第四走线与所述第三走线相连；所述第四走线与所述数据线延伸方向平行，所述第四走线与所述公共电极层重叠设置。

10.根据权利要求2所述的显示面板，其特征在于，所述阵列基板还包括彩膜层、钝化层和第一配向层，所述彩膜层设置在所述绝缘层上，所述钝化层设置在所述彩膜层上，所述像素电极层设置在所述钝化层上，所述第一配向层设置在所述像素电极层上；

所述对向基板还包括黑色矩阵层和第二配向层，所述黑色矩阵层设置在所述第二基底靠近所述液晶层的一面，所述公共电极层设置在所述黑色矩阵层靠近所述液晶层的一面，所述第二配向层设置在所述公共电极层靠近所述液晶层的一面。

11.根据权利要求2所述的显示面板，其特征在于，所述阵列基板还包括第一配向层，所述第一配向层设置在所述像素电极层上；

所述对向基板还包括黑色矩阵层、彩膜层和第二配向层，所述黑色矩阵层设置在所述第二基底靠近所述液晶层的一面，所述彩膜层设置在所述第二基底靠近所述液晶层的一面，所述彩膜层覆盖部分的黑色矩阵层，所述公共电极层设置在所述彩膜层靠近所述液晶层的一面，所述第二配向层设置在所述公共电极层靠近所述液晶层的一面。

Images