CN114679169B - 一种带有pvt恒定偏置电路的高速adc输入缓冲器 - Google Patents

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Abstract

本发明涉及集成电路技术领域，尤其涉及一种带有PVT恒定偏置电路的高速ADC输入缓冲器及流水线型ADC，该高速ADC输入缓冲器包括输入缓冲器电路和PVT恒定偏置电路，输入缓冲器电路采用推挽式架构，PVT恒定偏置电路与输入缓冲器电路连接，为输入缓冲器电路提供在PVT波动下可以保持良好稳定性的偏置电压、偏置电流，本发明采用了电流利用率较高，但是对PVT敏感的推挽式架构，然后提出了一种PVT恒定的偏置电路来补偿输入缓冲器电路，从而获得了高线性、高效率、鲁棒性好的输入缓冲器。

Description

一种带有PVT恒定偏置电路的高速ADC输入缓冲器
技术领域
本发明涉及集成电路技术领域，尤其涉及一种带有PVT恒定偏置电路的高速ADC输入缓冲器及流水线型ADC。
背景技术
流水线型ADC具备高精度、高速率特性，是当前高速高精度ADC领域主要的研究方向。其中一类研究热点是无采保（SHA-less）架构，即不需要采保电路（采样保持电路，SHA），而利用一个高速高线性的输入缓冲器，将输入信号直接从片外引入，从而避免采保电路的功耗和噪声。
图1为现有技术中一种典型输入缓冲器的电路示意图，该输入缓冲器包括第一NMOS管M1至第四NMOS管M4、第一电容C1和第二电容C2，如图1所示，第二NMOS管M2、第一NMOS管M1、第三NMOS管M3和第四NMOS管M4串联后，接入电源vdd和公共地vss之间，第三NMOS管M3和第四NMOS管M4的栅极分别连接偏置电压Vb3和Vb4，第一电容C1和第二电容C2串联后，一端接入第二NMOS管M2的栅极，另一端接入第四NMOS管M4的漏极，第一电容C1和第二电容C2之间的节点连接第一NMOS管M1的栅极，并引出作为该输入缓冲器的输入信号端Vin，第一NMOS管M1的源极引出为该输入缓冲器的输出信号端Vout，用于连接后级的负载电路；其中，第一NMOS管M1为源跟随器，偏置电流由第四NMOS管M4提供。第一电容C1、第二NMOS管M2构成的支路的作用是使得第一NMOS管M1的漏极电压跟随自输入信号端Vin输入的输入信号，从而保持第一NMOS管M1源漏电压恒定；第二电容C2、第三NMOS管M3构成的支路的作用是提供前馈电流，避免驱动电流由第一NMOS管M1提供，从而提升输入缓冲器对后级电路中开关电容的驱动能力。两条支路都是为了提升输入缓冲器的线性度，避免失真。但该输入缓冲器仅采用了N型器件，对电流利用效率不高，在高频输入条件下功耗较大。另外，由于PVT（工艺、电压、温度）波动导致支路驱动能力的变化，会恶化该输入缓冲器的线性度。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题是解决现有技术的输入缓冲器容易受PVT波动影响，线性度较低的问题。
（二）技术方案
为了解决上述技术问题，本发明提供了一种带有PVT恒定偏置电路的高速ADC输入缓冲器，包括：输入缓冲器电路和PVT恒定偏置电路；
所述PVT恒定偏置电路包括恒定偏置电流Ib、第一运放OA1至第四运放OA4、第一参考电阻R1c至第四参考电阻R4c、第一偏置电阻R1至第四偏置电阻R4、第一参考管MN1c、第二参考管MP1c、第一电流源管MN3a、第二电流源管MN3b、第三电流源管MN3c、第四电流源管MP3、第五电流源管MP3c、负载管MN；其中，第一参考管MN1c、第一电流源管MN3a、第二电流源管MN3b、第三电流源管MN3c、负载管MN为NMOS管，第二参考管MP1c、第四电流源管MP3、第五电流源管MP3c为PMOS管；
恒定偏置电流Ib及第五电流源管MP3c、第四电流源管MP3的源极连接电源vdd；
第一参考管MN1c的漏极和栅极连接恒定偏置电流Ib，第一参考管MN1c的源极连接第二参考管MP1c的源极，第二参考管MP1c的漏极和栅极连接负载管MN的漏极，负载管MN的源极连接公共地vss；
第五电流源管MP3c的漏极通过串联的第一参考电阻R1c至第四参考电阻R4c连接第三电流源管MN3c的漏极，第三电流源管MN3c的源极连接公共地vss；
第四电流源管MP3的漏极通过串联的第一偏置电阻R1至第四偏置电阻R4连接第一电流源管MN3a的漏极，第一电流源管MN3a的源极连接公共地vss；
第一运放OA1的负输入端连接输入参考偏置电压Vref，正输入端连接第二参考管MP1c的源极，输出端连接负载管MN的栅极；
第二运放OA2的负输入端连接恒定偏置电流Ib，正输入端连接第一参考电阻R1c与第二参考电阻R2c之间的节点，输出端连接第五电流源管MP3c、第四电流源管MP3的栅极；
第三运放OA3的负输入端连接第二参考管MP1c的漏极，正输入端连接第三参考电阻R3c与第四参考电阻R4c之间的节点，输出端连接第二电流源管MN3b、第三电流源管MN3c的栅极，第二电流源管MN3b的漏极连接第一电流源管MN3a的漏极，第二电流源管MN3b的源极连接公共地vss；
第四运放OA4的负输入端连接第二参考电阻R2c与第三参考电阻R3c之间的节点，正输入端连接第二偏置电阻R2与第三偏置电阻R3之间的节点，输出端连接第一电流源管MN3a的栅极；
第五电流源管MP3c的尺寸与第三电流源管MN3c的尺寸匹配，第四电流源管MP3的尺寸与第一电流源管MN3a、第二电流源管MN3b相加的尺寸匹配，第四电流源管MP3的漏极电压、第一偏置电阻R1与第二偏置电阻R2之间的节点电压、第三偏置电阻R3与第四偏置电阻R4之间的节点电压、第一电流源管MN3a的漏极电压作为相应输出的第二偏置电压Vn2、第一偏置电压Vn1、第三偏置电压Vp1、第四偏置电压Vp2接入所述输入缓冲器电路；
所述输入缓冲器电路采用推挽式架构。
可选地，所述输入缓冲器电路包括第一推挽式源跟随管MN1、第二推挽式源跟随管MP1、第一偏置管MN2、第二偏置管MP2、第一隔直电容Cn1、第二隔直电容Cn2、第三隔直电容Cp1、第四隔直电容Cp2、第一隔直电阻Rn1、第二隔直电阻Rn2、第三隔直电阻Rp1、第四隔直电阻Rp2，其中，第一推挽式源跟随管MN1、第一偏置管MN2为NMOS管，第二推挽式源跟随管MP1、第二偏置管MP2为PMOS管；
第一偏置管MN2的漏极连接电源vdd，第一偏置管MN2的源极连接第一推挽式源跟随管MN1的漏极，第一推挽式源跟随管MN1的源极与第二推挽式源跟随管MP1的源极连接，并引出作为所述输入缓冲器电路的输出信号端Vout，第二推挽式源跟随管MP1的漏极连接第二偏置管MP2的源极，第二偏置管MP2的漏极连接公共地vss；
第一偏置管MN2的栅极通过第二隔直电阻Rn2连接所述PVT恒定偏置电路输出的第二偏置电压Vn2，第一推挽式源跟随管MN1的栅极通过第一隔直电阻Rn1连接所述PVT恒定偏置电路输出的第一偏置电压Vn1，第二推挽式源跟随管MP1的栅极通过第三隔直电阻Rp1连接所述PVT恒定偏置电路输出的第三偏置电压Vp1，第二偏置管MP2的栅极通过第四隔直电阻Rp2连接所述PVT恒定偏置电路输出的第四偏置电压Vp2；
第二隔直电容Cn2设于第一偏置管MN2的栅极与第一推挽式源跟随管MN1的栅极之间，第四隔直电容Cp2设于第二推挽式源跟随管MP1的栅极与第二偏置管MP2的栅极之间，第一隔直电容Cn1、第三隔直电容Cp1串联设于第一推挽式源跟随管MN1的栅极与第二推挽式源跟随管MP1的栅极之间，且第一隔直电容Cn1、第三隔直电容Cp1之间的节点引出作为所述输入缓冲器电路的输入信号端Vin。
可选地，所述的高速ADC输入缓冲器中，第四电流源管MP3和第五电流源管MP3c的宽长比满足：P(MP3)/P(MP3c) = [P(MN3a)+P(MN3b)]/P(MN3c) = R1c/R1= R2c/R2= R3c/R3= R4c/R4；第一推挽式源跟随管MN1、第一偏置管MN2、第二推挽式源跟随管MP1及第二偏置管MP2的栅-源电压满足：VGS(MN1) : VGS(MN2) : VGS(MP1) : VGS(MP2) =R1:R2:R3:R4；其中，P(M*)表示晶体管M*的宽长比，VGS(M*)表示晶体管M*的栅-源电压。
本发明还提供了一种流水线型ADC，包括上述任一项所述的高速ADC输入缓冲器，所述高速ADC输入缓冲器用于引入输出信号。
可选地，所述的流水线型ADC还包括数字电路和多级的流水级；多级所述流水级逐级连接，并分别与所述数字电路连接，向所述数字电路输出量化后的结果；所述高速ADC输入缓冲器的输出信号端连接最前级的所述流水级。
（三）有益效果
本发明的上述技术方案具有如下优点：本发明提供了一种带有PVT恒定偏置电路的高速ADC输入缓冲器，本发明的输入缓冲器电路采用了电流利用率较高，但对PVT敏感的推挽式架构，然后通过一种PVT恒定的偏置电路来补偿输入缓冲器电路，从而获得了高线性、高效率、鲁棒性好的高速ADC输入缓冲器。
本发明还提供了一种流水线型ADC，包括上述高速ADC输入缓冲器，可实现无采保架构的高速高精度ADC，避免采保电路的功耗和噪声。
附图说明
图1是一种典型输入缓冲器的电路示意图；
图2是本发明实施例中提供的一种带有PVT恒定偏置电路的高速ADC输入缓冲器的电路示意图。
图中：100：PVT恒定偏置电路；101：参考支路；102：放大支路；200：输入缓冲器电路；201：源随支路；300：负载电路。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图2所示，本发明实施例提供的一种带有PVT恒定偏置电路的高速ADC输入缓冲器，包括输入缓冲器电路200和PVT恒定偏置电路100，其中：
PVT恒定偏置电路100包括恒定偏置电流Ib（恒定偏置电流Ib与PVT无关）、第一运放OA1至第四运放OA4（运放即运算放大器）、第一参考电阻R1c至第四参考电阻R4c、第一偏置电阻R1至第四偏置电阻R4、第一参考管MN1c、第二参考管MP1c、第一电流源管MN3a、第二电流源管MN3b、第三电流源管MN3c、第四电流源管MP3、第五电流源管MP3c、负载管MN。其中，第一参考管MN1c、第一电流源管MN3a、第二电流源管MN3b、第三电流源管MN3c、负载管MN为NMOS管，第二参考管MP1c、第四电流源管MP3、第五电流源管MP3c为PMOS管。
如图2所示，恒定偏置电流Ib及第五电流源管MP3c、第四电流源管MP3的源极连接电源vdd，由电源vdd向该高速ADC输入缓冲器供电。第一参考管MN1c的漏极和栅极均连接恒定偏置电流Ib（即第一参考管MN1c的漏极和栅极连接，接成类二极管结构），第一参考管MN1c的源极连接第二参考管MP1c的源极，第二参考管MP1c的漏极和栅极均连接负载管MN的漏极（即第二参考管MP1c的漏极和栅极连接，接成类二极管结构），负载管MN的源极连接公共地vss。
第五电流源管MP3c的漏极通过串联的第一参考电阻R1c至第四参考电阻R4c连接第三电流源管MN3c的漏极，即第一参考电阻R1c至第四参考电阻R4c串联后，接入第五电流源管MP3c的漏极与第三电流源管MN3c的漏极之间。第三电流源管MN3c的源极连接公共地vss。如图2所示，第五电流源管MP3c、第一参考电阻R1c至第四参考电阻R4c和第三电流源管MN3c构成PVT恒定偏置电路100中的参考支路101。
第四电流源管MP3的漏极通过串联的第一偏置电阻R1至第四偏置电阻R4连接第一电流源管MN3a的漏极，即第一偏置电阻R1至第四偏置电阻R4串联后，接入第四电流源管MP3的漏极与第一电流源管MN3a的漏极之间。第一电流源管MN3a的源极连接公共地vss。如图2所示，第四电流源管MP3、第一偏置电阻R1至第四偏置电阻R4和第一电流源管MN3a构成PVT恒定偏置电路100中的放大支路102。
第一运放OA1的负输入端连接输入参考偏置电压Vref，正输入端连接第二参考管MP1c的源极，输出端连接负载管MN的栅极。
第二运放OA2的负输入端连接恒定偏置电流Ib，正输入端连接第一参考电阻R1c与第二参考电阻R2c之间的节点，输出端连接第五电流源管MP3c的栅极与第四电流源管MP3的栅极。
第三运放OA3的负输入端连接第二参考管MP1c的漏极，正输入端连接第三参考电阻R3c与第四参考电阻R4c之间的节点，输出端连接第二电流源管MN3b的栅极与第三电流源管MN3c的栅极，第二电流源管MN3b的漏极连接第一电流源管MN3a的漏极，第二电流源管MN3b的源极连接公共地vss。
第四运放OA4的负输入端连接第二参考电阻R2c与第三参考电阻R3c之间的节点，正输入端连接第二偏置电阻R2与第三偏置电阻R3之间的节点，输出端连接第一电流源管MN3a的栅极。第二偏置电阻R2与第三偏置电阻R3之间的节点电压为输入信号的共模电压Vcm。
进一步地，第五电流源管MP3c的尺寸与第三电流源管MN3c的尺寸匹配，第四电流源管MP3的尺寸与第一电流源管MN3a和第二电流源管MN3b相加的尺寸匹配，以构成电流镜，实现生成等比例电流。即，第四电流源管MP3和第五电流源管MP3c的宽长比满足：
P(MP3)/P(MP3c)=[P(MN3a)+P(MN3b)]/P(MN3c)=R1c/R1=R2c/R2=R3c/R3=R4c/R4，其中，P(M*)表示晶体管M*的宽长比，晶体管M*为PMOS管或NMOS管，即P(MP3)表示第四电流源管MP3的宽长比。
如图2所示，第四电流源管MP3的漏极处的电压、第一偏置电阻R1与第二偏置电阻R2之间的节点处的节点电压、第三偏置电阻R3与第四偏置电阻R4之间的节点处的节点电压、第一电流源管MN3a的漏极处的电压分别作为PVT恒定的PVT恒定偏置电路对应输出的第二偏置电压Vn2、第一偏置电压Vn1、第三偏置电压Vp1、第四偏置电压Vp2接入输入缓冲器电路。输入缓冲器电路接入的各节点电压由各偏置电阻分压决定，也即第一推挽式源跟随管MN1、第一偏置管MN2、第二推挽式源跟随管MP1及第二偏置管MP2的栅-源电压满足以下关系：
VGS(MN1):VGS(MN2):VGS(MP1):VGS(MP2)=R1:R2:R3:R4，其中，VGS(M*)表示晶体管M*的栅-源电压，晶体管M*为PMOS管或NMOS管，即VGS(MN1)表示第一推挽式源跟随管MN1的栅-源电压。
输入缓冲器电路采用推挽式架构。
优选地，如图2所示，输入缓冲器电路包括第一推挽式源跟随管MN1、第二推挽式源跟随管MP1、第一偏置管MN2、第二偏置管MP2、第一隔直电容Cn1、第二隔直电容Cn2、第三隔直电容Cp1、第四隔直电容Cp2、第一隔直电阻Rn1、第二隔直电阻Rn2、第三隔直电阻Rp1、第四隔直电阻Rp2。其中，第一推挽式源跟随管MN1、第一偏置管MN2为NMOS管，第二推挽式源跟随管MP1、第二偏置管MP2为PMOS管。
如图2所示，第一偏置管MN2的漏极连接电源vdd，第一偏置管MN2的源极连接第一推挽式源跟随管MN1的漏极，第一推挽式源跟随管MN1的源极与第二推挽式源跟随管MP1的源极连接，并引出作为所述输入缓冲器电路的输出信号端Vout，第二推挽式源跟随管MP1的漏极连接第二偏置管MP2的源极，第二偏置管MP2的漏极连接公共地vss。第一推挽式源跟随管MN1、第二推挽式源跟随管MP1、第一偏置管MN2、第二偏置管MP2构成的输入缓冲器电路200中的源随支路201。
第一偏置管MN2的栅极通过第二隔直电阻Rn2连接PVT恒定偏置电路100输出的第二偏置电压Vn2，第一推挽式源跟随管MN1的栅极通过第一隔直电阻Rn1连接PVT恒定偏置电路100输出的第一偏置电压Vn1，第二推挽式源跟随管MP1的栅极通过第三隔直电阻Rp1连接PVT恒定偏置电路100输出的第三偏置电压Vp1，第二偏置管MP2的栅极通过第四隔直电阻Rp2连接PVT恒定偏置电路100输出的第四偏置电压Vp2。
第二隔直电容Cn2设于第一偏置管MN2的栅极与第一推挽式源跟随管MN1的栅极之间，即一端连接第一偏置管MN2的栅极，另一端连接第一推挽式源跟随管MN1的栅极。第四隔直电容Cp2设于第二推挽式源跟随管MP1的栅极与第二偏置管MP2的栅极之间。第一隔直电容Cn1、第三隔直电容Cp1串联设于第一推挽式源跟随管MN1的栅极与第二推挽式源跟随管MP1的栅极之间，即第一隔直电容Cn1与第三隔直电容Cp1串联后，一端连接第一推挽式源跟随管MN1的栅极，另一端连接第二推挽式源跟随管MP1的栅极。第一隔直电容Cn1、第三隔直电容Cp1之间的节点引出作为所述输入缓冲器电路的输入信号端Vin。输入缓冲器电路的输入信号端Vin、输出信号端Vout，也即该高速ADC输入缓冲器的输入信号端、输出信号端，输入信号端Vin用于（自电路所在芯片外）引入输入信号，输出信号端Vout用于向后级的电路（例如负载电路300，为便于显示，图2中未示出负载电路300包括的所有器件）输出信号。
本发明提供的高速ADC输入缓冲器中，输入缓冲器电路200采用了推挽式架构。对于推挽式架构的输入缓冲器电路200，输入信号通过第一隔直电容Cn1、第二隔直电容Cn2、第三隔直电容Cp1、第四隔直电容Cp2交流耦合至第一推挽式源跟随管MN1、第二推挽式源跟随管MP1的栅极输入端，栅端直流工作电平由PVT恒定偏置电路100提供，第一推挽式源跟随管MN1、第二推挽式源跟随管MP1将电平信号转换成输出信号，对输入信号端Vout后级连接的负载电路300（一般为采样电容）进行充放电。推挽结构被广泛应用于放大器和输入缓冲器设计中，起到复用N型器件和P型器件跨导的作用，在相同的电流消耗下，N型器件和P型器件的跨导效应在输出信号端得到叠加，所以理论上推挽结构可以获得单边结构两倍的电流效率。
虽然推挽结构的输入缓冲器与普通输入缓冲器相比，具有更高的电流效率和更好的线性度，但由于没有恒定电流源的存在，使得推挽结构更容易跟随PVT而产生波动。如果输入的偏置电压，即第一偏置电压Vn1、第二偏置电压Vn2、第三偏置电压Vp1、第四偏置电压Vp2，采用恒定偏置电压，源随支路201的电流将直接由第一推挽式源跟随管MN1和第二推挽式源跟随管MP1两个源随管的阈值电压决定，由于输入缓冲器电路200的线性度受源随管的跨导影响，当输入缓冲器电路200的输出信号端电流减小时，源随管跨导值降低将严重影响输入缓冲器电路200的线性度性能。同时，当第一推挽式源跟随管MN1和第二推挽式源跟随管MP1产生不同方向的偏差时，推挽结构的输出共模也将产生较大的偏差，这对输入缓冲器电路200的线性度性能和后级负载电路300采样前端的性能都会产生影响。通过仿真可发现，当输入信号端的偏置采用恒定偏置电压时，PVT会造成最大约50%的输出信号端电流偏差，此时输入缓冲器电路的线性度在高频输入时，会有较大程度的恶化。
为了解决推挽结构中PVT波动对输入缓冲器电路线性度性能的影响，如图2所示，本发明采用了PVT恒定的PVT恒定偏置电路，以保证推挽结构在PVT波动的情况下，仍然可以保持恒定的输出电流和相对稳定的输出共模。本发明提供的PVT恒定偏置电路100将（与PVT无关的）恒定偏置电流Ib通过接成类二极管结构的第一参考管MN1c和第二参考管MP1c，得到偏置在饱和区下的、第一参考管MN1c和第二参考管MP1c随阈值电压变化的栅源电压VGS。为方便说明，将第一参考管MN1c和第二参考管MP1c随阈值电压变化的栅源电压分别命名为VGSN和VGSP。第一运放OA1将输入参考偏置电压Vref复制到第一参考管MN1c和第二参考管MP1c的源极，再由于同样偏置在饱和区的第一推挽式源跟随管MN1、第二推挽式源跟随管MP1在相同的阈值电压和栅源电压下可以偏置出相同的偏置电流，通过两个负反馈结构的第二运放OA2和第三运放OA3可将电压为Vref+VGSN和Vref-VGSP两个节点复制，生成第一推挽式源跟随管MN1、第二推挽式源跟随管MP1输入的第一偏置电压Vn1、第四偏置电压Vp2。此时，放大支路102只要成比例放大参考支路101的电流，就可以提供具备驱动源随支路能力的偏置电流，并且该偏置电流在PVT波动下可以保持良好的稳定性。
另外，第一偏置管MN2以及第二偏置管MP2的作用与图1中第二NMOS管M2的作用类似，是为了降低第一推挽式源跟随管MN1、第二推挽式源跟随管MP1漏源电压的变化，提升线性度。第四运放OA4的作用是为了避免第一隔直电阻Rn1、第二隔直电阻Rn2以及第三隔直电阻Rp1、第四隔直电阻Rp2由于漏电产生的压降影响共模点，同时降低源随支路201的回踢效应。
本发明还提供了一种流水线型ADC，包括如上述任一项所述的高速ADC输入缓冲器，所述高速ADC输入缓冲器用于引入输出信号。
优选地，该流水线型ADC还包括数字电路和多级的流水级；多级所述流水级逐级连接，并分别与所述数字电路连接，向所述数字电路输出量化后的结果；所述高速ADC输入缓冲器的输出信号端连接最前级的所述流水级。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (5)

1.一种带有PVT恒定偏置电路的高速ADC输入缓冲器，其特征在于：包括输入缓冲器电路和PVT恒定偏置电路；
所述PVT恒定偏置电路包括恒定偏置电流Ib、第一运放OA1至第四运放OA4、第一参考电阻R1c至第四参考电阻R4c、第一偏置电阻R1至第四偏置电阻R4、第一参考管MN1c、第二参考管MP1c、第一电流源管MN3a、第二电流源管MN3b、第三电流源管MN3c、第四电流源管MP3、第五电流源管MP3c、负载管MN；其中，第一参考管MN1c、第一电流源管MN3a、第二电流源管MN3b、第三电流源管MN3c、负载管MN为NMOS管，第二参考管MP1c、第四电流源管MP3、第五电流源管MP3c为PMOS管；
恒定偏置电流Ib及第五电流源管MP3c、第四电流源管MP3的源极连接电源vdd；
第一参考管MN1c的漏极和栅极连接恒定偏置电流Ib，第一参考管MN1c的源极连接第二参考管MP1c的源极，第二参考管MP1c的漏极和栅极连接负载管MN的漏极，负载管MN的源极连接公共地vss；
第五电流源管MP3c的漏极通过串联的第一参考电阻R1c至第四参考电阻R4c连接第三电流源管MN3c的漏极，第三电流源管MN3c的源极连接公共地vss；
第四电流源管MP3的漏极通过串联的第一偏置电阻R1至第四偏置电阻R4连接第一电流源管MN3a的漏极，第一电流源管MN3a的源极连接公共地vss；
第一运放OA1的负输入端连接输入参考偏置电压Vref，正输入端连接第二参考管MP1c的源极，输出端连接负载管MN的栅极；
第二运放OA2的负输入端连接恒定偏置电流Ib，正输入端连接第一参考电阻R1c与第二参考电阻R2c之间的节点，输出端连接第五电流源管MP3c、第四电流源管MP3的栅极；
第三运放OA3的负输入端连接第二参考管MP1c的漏极，正输入端连接第三参考电阻R3c与第四参考电阻R4c之间的节点，输出端连接第二电流源管MN3b、第三电流源管MN3c的栅极，第二电流源管MN3b的漏极连接第一电流源管MN3a的漏极，第二电流源管MN3b的源极连接公共地vss；
第四运放OA4的负输入端连接第二参考电阻R2c与第三参考电阻R3c之间的节点，正输入端连接第二偏置电阻R2与第三偏置电阻R3之间的节点，输出端连接第一电流源管MN3a的栅极；
第五电流源管MP3c的尺寸与第三电流源管MN3c的尺寸匹配，第四电流源管MP3的尺寸与第一电流源管MN3a、第二电流源管MN3b相加的尺寸匹配，第四电流源管MP3的漏极电压、第一偏置电阻R1与第二偏置电阻R2之间的节点电压、第三偏置电阻R3与第四偏置电阻R4之间的节点电压、第一电流源管MN3a的漏极电压作为相应输出的第二偏置电压Vn2、第一偏置电压Vn1、第三偏置电压Vp1、第四偏置电压Vp2接入所述输入缓冲器电路；
所述输入缓冲器电路采用推挽式架构。
2.根据权利要求1所述的高速ADC输入缓冲器，其特征在于：所述输入缓冲器电路包括第一推挽式源跟随管MN1、第二推挽式源跟随管MP1、第一偏置管MN2、第二偏置管MP2、第一隔直电容Cn1、第二隔直电容Cn2、第三隔直电容Cp1、第四隔直电容Cp2、第一隔直电阻Rn1、第二隔直电阻Rn2、第三隔直电阻Rp1、第四隔直电阻Rp2，其中，第一推挽式源跟随管MN1、第一偏置管MN2为NMOS管，第二推挽式源跟随管MP1、第二偏置管MP2为PMOS管；
第一偏置管MN2的漏极连接电源vdd，第一偏置管MN2的源极连接第一推挽式源跟随管MN1的漏极，第一推挽式源跟随管MN1的源极与第二推挽式源跟随管MP1的源极连接，并引出作为所述输入缓冲器电路的输出信号端Vout，第二推挽式源跟随管MP1的漏极连接第二偏置管MP2的源极，第二偏置管MP2的漏极连接公共地vss；
第一偏置管MN2的栅极通过第二隔直电阻Rn2连接所述PVT恒定偏置电路输出的第二偏置电压Vn2，第一推挽式源跟随管MN1的栅极通过第一隔直电阻Rn1连接所述PVT恒定偏置电路输出的第一偏置电压Vn1，第二推挽式源跟随管MP1的栅极通过第三隔直电阻Rp1连接所述PVT恒定偏置电路输出的第三偏置电压Vp1，第二偏置管MP2的栅极通过第四隔直电阻Rp2连接所述PVT恒定偏置电路输出的第四偏置电压Vp2；
第二隔直电容Cn2设于第一偏置管MN2的栅极与第一推挽式源跟随管MN1的栅极之间，第四隔直电容Cp2设于第二推挽式源跟随管MP1的栅极与第二偏置管MP2的栅极之间，第一隔直电容Cn1、第三隔直电容Cp1串联设于第一推挽式源跟随管MN1的栅极与第二推挽式源跟随管MP1的栅极之间，且第一隔直电容Cn1、第三隔直电容Cp1之间的节点引出作为所述输入缓冲器电路的输入信号端Vin。
3.根据权利要求1所述的高速ADC输入缓冲器，其特征在于：
第四电流源管MP3和第五电流源管MP3c的宽长比满足：
P(MP3)/P(MP3c)=[P(MN3a)+P(MN3b)]/P(MN3c)=R1c/R1=R2c/R2=R3c/R3=R4c/R4；
第一推挽式源跟随管MN1、第一偏置管MN2、第二推挽式源跟随管MP1及第二偏置管MP2的栅-源电压满足：
VGS(MN1):VGS(MN2):VGS(MP1):VGS(MP2)=R1:R2:R3:R4；
其中，P(M*)表示晶体管M*的宽长比，VGS(M*)表示晶体管M*的栅-源电压。
4.一种流水线型ADC，其特征在于：包括如权利要求1-3任一项所述的高速ADC输入缓冲器，所述高速ADC输入缓冲器用于引入输入信号。
5.根据权利要求4所述的流水线型ADC，其特征在于：还包括数字电路和多级的流水级；
多级所述流水级逐级连接，并分别与所述数字电路连接，向所述数字电路输出量化后的结果；所述高速ADC输入缓冲器的输出信号端连接最前级的所述流水级。
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